JPH0720058B2 - 集積回路 - Google Patents
集積回路Info
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- JPH0720058B2 JPH0720058B2 JP62255830A JP25583087A JPH0720058B2 JP H0720058 B2 JPH0720058 B2 JP H0720058B2 JP 62255830 A JP62255830 A JP 62255830A JP 25583087 A JP25583087 A JP 25583087A JP H0720058 B2 JPH0720058 B2 JP H0720058B2
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- 230000007257 malfunction Effects 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 4
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- 230000000694 effects Effects 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路に関し、特に、耐電源ノイズ性を強
化した集積回路に関する。
化した集積回路に関する。
従来の集積回路においては、集積回路外部から入力され
る入力信号を内部へ伝達する入力回路に電源電圧を供給
する電圧供給線は、集積回路チップの電源端子と直結し
ていた。即ち、第５図の従来例に示すように、Ｐチャン
ネルMOSFET P1とＮチャンネルMOSFET N1からなる入力
インバータ回路40の２本の電源線は、電源端子Ｖおよび
接地端子Ｇに、短い金属配線により接続されており、一
方、入力回路40の出力はＰチャンネルMOSFET P2とＮチ
ャンネルMOSFET N2からなる内部回路の入力となってお
り、内部回路の電源線V2および接地線G2はそれぞれ集積
回路内部を通り、集積回路チップ内の多数のMOSFETに接
続する極めて長い金属層配線の端部であり、反対の端部
において電源端子Ｖあるいは接地端子Ｇと接続されてい
た。
る入力信号を内部へ伝達する入力回路に電源電圧を供給
する電圧供給線は、集積回路チップの電源端子と直結し
ていた。即ち、第５図の従来例に示すように、Ｐチャン
ネルMOSFET P1とＮチャンネルMOSFET N1からなる入力
インバータ回路40の２本の電源線は、電源端子Ｖおよび
接地端子Ｇに、短い金属配線により接続されており、一
方、入力回路40の出力はＰチャンネルMOSFET P2とＮチ
ャンネルMOSFET N2からなる内部回路の入力となってお
り、内部回路の電源線V2および接地線G2はそれぞれ集積
回路内部を通り、集積回路チップ内の多数のMOSFETに接
続する極めて長い金属層配線の端部であり、反対の端部
において電源端子Ｖあるいは接地端子Ｇと接続されてい
た。
上述した従来の集積回路においては、電源端子Ｖに負方
向のノイズが生じた場合又は接地端子Ｇに正方向のノイ
ズが生じた場合に、集積回路が誤動作しやすいという欠
点がある。この誤動作について、第５図および第６図
（ａ），（ｂ），（ｃ），（ｄ）を用いて説明する。例
えば第５図において電源端子Ｖに5V,接地端子を0V,入力
端子Ｉには第６図（ａ）に示すように3V印加されている
状態においては、O1は0V,O2は5Vとなるが、この状態で
接地端子Ｇに第６図（ｂ）に示すような数ns程度のノイ
ズが入力された場合には接地端子ＧとＮチャンネルMOSF
ET N1のソースとの間の金属配線は短いのでノイズはそ
のまま伝わり、MOSFET N1のソースとゲートの電位差が
小さくなり、入力端子Ｉの電位からノイズの電位を引い
た値がMOSFET N1の閾値電圧より小さくなるとN1は非導
通となる。一方ＰチャンネルMOSFET P1は入力端子Ｉに
TTLレベル（第６図では3V）が印加されている状態で
は、ソース電位である電源端子の電極からみて−2Vの電
位がゲートに印加されている状態であるため導通してお
り、従って、O1は第６図（ｃ）に示すように上昇する。
その結果MOSFET N2が導通し、O2は第６図（ｄ）に示す
ように本来ハイレベルであるべきものがローレベルに低
下し、誤った信号を集積回路内部に伝達するため、集積
回路が誤動作することとなる。
向のノイズが生じた場合又は接地端子Ｇに正方向のノイ
ズが生じた場合に、集積回路が誤動作しやすいという欠
点がある。この誤動作について、第５図および第６図
（ａ），（ｂ），（ｃ），（ｄ）を用いて説明する。例
えば第５図において電源端子Ｖに5V,接地端子を0V,入力
端子Ｉには第６図（ａ）に示すように3V印加されている
状態においては、O1は0V,O2は5Vとなるが、この状態で
接地端子Ｇに第６図（ｂ）に示すような数ns程度のノイ
ズが入力された場合には接地端子ＧとＮチャンネルMOSF
ET N1のソースとの間の金属配線は短いのでノイズはそ
のまま伝わり、MOSFET N1のソースとゲートの電位差が
小さくなり、入力端子Ｉの電位からノイズの電位を引い
た値がMOSFET N1の閾値電圧より小さくなるとN1は非導
通となる。一方ＰチャンネルMOSFET P1は入力端子Ｉに
TTLレベル（第６図では3V）が印加されている状態で
は、ソース電位である電源端子の電極からみて−2Vの電
位がゲートに印加されている状態であるため導通してお
り、従って、O1は第６図（ｃ）に示すように上昇する。
その結果MOSFET N2が導通し、O2は第６図（ｄ）に示す
ように本来ハイレベルであるべきものがローレベルに低
下し、誤った信号を集積回路内部に伝達するため、集積
回路が誤動作することとなる。
本発明は、入力回路に電源電圧を供給する電源線および
接地線をCR時定数回路を介して電源端子および接地端子
とそれぞれ接続することにより、電源端子あるいは接地
端子に入力されたノイズを平滑化し、入力回路のノイズ
による誤動作を防止した集積回路を得ることができるも
のである。
接地線をCR時定数回路を介して電源端子および接地端子
とそれぞれ接続することにより、電源端子あるいは接地
端子に入力されたノイズを平滑化し、入力回路のノイズ
による誤動作を防止した集積回路を得ることができるも
のである。
本発明の集積回路は、入力信号の供給を受ける入力回路
と、前記入力回路と接続される内部回路と、これら入力
回路および前記内部回路の全体を横切るように配設され
この内部回路に前記第１および第２の電源をそれぞれ供
給する第１および第２の電源線と、前記第１および第２
の電源線の各々の一端に設けられた第１および第２の電
源端子の各々を経由して前記入力回路に前記第１および
第２の電源をそれぞれ供給する第１および第２の入力回
路用電源線とを備える集積回路において、一端が前記第
１の電源端子に他端が前記第１の入力回路用電源線にそ
れぞれ接続された第１の抵抗と、一端が前記第１の入力
回路用電源線に他端が前記第１の電源線にそれぞれ接続
された第１の容量素子とを含む第１のCR時定数回路と、
一端が前記第２の電源端子に他端が前記第２の入力回路
用電源線にそれぞれ接続された第２の抵抗と、一端が前
記第２の入力回路用電源線に他端が前記第２の電源線に
それぞれ接続された第２の容量素子とを含む第２のCR時
定数回路との少なくともいずれか一方を備えて構成され
る。
と、前記入力回路と接続される内部回路と、これら入力
回路および前記内部回路の全体を横切るように配設され
この内部回路に前記第１および第２の電源をそれぞれ供
給する第１および第２の電源線と、前記第１および第２
の電源線の各々の一端に設けられた第１および第２の電
源端子の各々を経由して前記入力回路に前記第１および
第２の電源をそれぞれ供給する第１および第２の入力回
路用電源線とを備える集積回路において、一端が前記第
１の電源端子に他端が前記第１の入力回路用電源線にそ
れぞれ接続された第１の抵抗と、一端が前記第１の入力
回路用電源線に他端が前記第１の電源線にそれぞれ接続
された第１の容量素子とを含む第１のCR時定数回路と、
一端が前記第２の電源端子に他端が前記第２の入力回路
用電源線にそれぞれ接続された第２の抵抗と、一端が前
記第２の入力回路用電源線に他端が前記第２の電源線に
それぞれ接続された第２の容量素子とを含む第２のCR時
定数回路との少なくともいずれか一方を備えて構成され
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の集積回路の入力回路部分の一実施例を
示す回路図である。電源端子Ｖと入力回路用電源線V1の
間に抵抗RVと容量CVにより構成されたCR時定数回路が設
置され、また接地端子Ｇと入力回路用接地線G1の間に抵
抗RGと容量CGからなるCR時定数回路12が設置されてお
り、V1とG1はそれぞれ入力回路10の電源供給線および接
地電位供給線となっている。また、容量CVのV1と反対側
の端子T1は入力回路10を除く内部回路用の電源を供給す
る内部電源線V2に、容量CGのV2と反対側の端子T2は内部
回路用の接地を供給する内部接地線G2にそれぞれ接続さ
れる。これら内部電源線V2および内部接地線G2はそれぞ
れ電源端子および接地端子から遠く引きまわされ、内部
回路素子の巨大な浮遊容量を含むため上記電源端子およ
び接地端子の影響を殆ど受けない。このような接続とす
ることにより、電源端子および接地端子から入力される
ノイズを平滑化するとともに、内部回路が一斉にスイッ
チングしたときなどの大電流に起因する電位変動（ノイ
ズ）に対しても、CVあるいはCGを介してこれら電源線V
1,V2および接地線G1,G2の高周波（パルス）成分の電位
が常にほぼ同電位となるよう連動するため、この内部ノ
イズに対しても入力回路の動作を安定に保持できる。CR
時定数回路11は電源電圧に対して負方向のノイズによる
誤動作を時定数回路12は接地電圧に対して正方向のノイ
ズによる誤動作を防止するものであるが、必要に応じ
て、一方の時定数回路のみを設置しても良い。
示す回路図である。電源端子Ｖと入力回路用電源線V1の
間に抵抗RVと容量CVにより構成されたCR時定数回路が設
置され、また接地端子Ｇと入力回路用接地線G1の間に抵
抗RGと容量CGからなるCR時定数回路12が設置されてお
り、V1とG1はそれぞれ入力回路10の電源供給線および接
地電位供給線となっている。また、容量CVのV1と反対側
の端子T1は入力回路10を除く内部回路用の電源を供給す
る内部電源線V2に、容量CGのV2と反対側の端子T2は内部
回路用の接地を供給する内部接地線G2にそれぞれ接続さ
れる。これら内部電源線V2および内部接地線G2はそれぞ
れ電源端子および接地端子から遠く引きまわされ、内部
回路素子の巨大な浮遊容量を含むため上記電源端子およ
び接地端子の影響を殆ど受けない。このような接続とす
ることにより、電源端子および接地端子から入力される
ノイズを平滑化するとともに、内部回路が一斉にスイッ
チングしたときなどの大電流に起因する電位変動（ノイ
ズ）に対しても、CVあるいはCGを介してこれら電源線V
1,V2および接地線G1,G2の高周波（パルス）成分の電位
が常にほぼ同電位となるよう連動するため、この内部ノ
イズに対しても入力回路の動作を安定に保持できる。CR
時定数回路11は電源電圧に対して負方向のノイズによる
誤動作を時定数回路12は接地電圧に対して正方向のノイ
ズによる誤動作を防止するものであるが、必要に応じ
て、一方の時定数回路のみを設置しても良い。
第２図は第１図に示す本発明の実施例をより具体的な第
１の実施例を示した回路図である。時定数回路21は第１
図と同様に抵抗RVと容量CVで構成され、時定数回路22も
同様に抵抗RGと容量CGで構成されている。入力回路20は
ＰチャンネルMOSFET P1とＮチャンネルMOSFET N1で構
成されたインバータでその出力O1は、内部回路であるＰ
チャンネルMOSFET P2とＮチャンネルMOSFET N2で構成
されたインバータの入力となっている。また、入力回路
20の電源電圧供給線V1は、RVとCVの接続点から取り出さ
れ、接地電圧供給線G1はRGとCGの接続点から取り出され
ている。第１の実施例と同様に、CVの他端は内部電源線
V2に、CGの他端は内部接地線G2にそれぞれ接続されてい
る。この第２図の実施例の回路において、例えば、第５
図の従来例の回路と同様に、第６図（ｂ）の如きノイズ
が接地端子Ｇに入力された場合に、ノイズはCR時定数回
路22により平滑化されるため、G1に発生するノイズの波
高は接地端子Ｇに入力されたノイズの波高に対してずっ
と小さくなる。G1に発生するノイズの波高はCG及びRGに
より変化するため、許容限界のノイズの波高および入力
時間に応じてRGおよびCGを設定することにより、ノイズ
によるG1の電位上昇をN1が非導通にならない範囲に押さ
えることができ、その結果O1はハイレベルを保持し、O2
はローレベルで不変となり、誤動作を防止することがで
きる。
１の実施例を示した回路図である。時定数回路21は第１
図と同様に抵抗RVと容量CVで構成され、時定数回路22も
同様に抵抗RGと容量CGで構成されている。入力回路20は
ＰチャンネルMOSFET P1とＮチャンネルMOSFET N1で構
成されたインバータでその出力O1は、内部回路であるＰ
チャンネルMOSFET P2とＮチャンネルMOSFET N2で構成
されたインバータの入力となっている。また、入力回路
20の電源電圧供給線V1は、RVとCVの接続点から取り出さ
れ、接地電圧供給線G1はRGとCGの接続点から取り出され
ている。第１の実施例と同様に、CVの他端は内部電源線
V2に、CGの他端は内部接地線G2にそれぞれ接続されてい
る。この第２図の実施例の回路において、例えば、第５
図の従来例の回路と同様に、第６図（ｂ）の如きノイズ
が接地端子Ｇに入力された場合に、ノイズはCR時定数回
路22により平滑化されるため、G1に発生するノイズの波
高は接地端子Ｇに入力されたノイズの波高に対してずっ
と小さくなる。G1に発生するノイズの波高はCG及びRGに
より変化するため、許容限界のノイズの波高および入力
時間に応じてRGおよびCGを設定することにより、ノイズ
によるG1の電位上昇をN1が非導通にならない範囲に押さ
えることができ、その結果O1はハイレベルを保持し、O2
はローレベルで不変となり、誤動作を防止することがで
きる。
第３図は本発明の第２の実施例を示す回路図である。第
３図の実施例では、第２図の実施例における（CR時定数
回路のＲ部分である抵抗RVをドレインとゲートが接続さ
れたＰチャンネルディプリーション型MOSFET PDに、抵
抗RGをドレインとゲートが接続されたＮチャンネル型MO
SFET NDに置き換えている以外は同一である。第２図の
実施例の場合、ノイズによって上昇したG1の電位が再び
放電するに要する時間に比較的長時間を要し、これが入
力回路のスイッチング特性および入力電圧対出力電圧特
性に悪影響を及ぼすおそれがあるが、第３図の実施例の
構成では、電源端子ＶからV1をみた場合の抵抗あるいは
接地端子ＧからG1をみた場合の抵抗は大きく、逆にV1か
らＶあるいはG1からＧをみた場合の抵抗はずっと小さく
できるため、G1あるいはV1のノイズによる電位上昇をす
みやかに放電することが可能となり、上述の悪影響を除
去ないしは軽減することができるという利点がある。
３図の実施例では、第２図の実施例における（CR時定数
回路のＲ部分である抵抗RVをドレインとゲートが接続さ
れたＰチャンネルディプリーション型MOSFET PDに、抵
抗RGをドレインとゲートが接続されたＮチャンネル型MO
SFET NDに置き換えている以外は同一である。第２図の
実施例の場合、ノイズによって上昇したG1の電位が再び
放電するに要する時間に比較的長時間を要し、これが入
力回路のスイッチング特性および入力電圧対出力電圧特
性に悪影響を及ぼすおそれがあるが、第３図の実施例の
構成では、電源端子ＶからV1をみた場合の抵抗あるいは
接地端子ＧからG1をみた場合の抵抗は大きく、逆にV1か
らＶあるいはG1からＧをみた場合の抵抗はずっと小さく
できるため、G1あるいはV1のノイズによる電位上昇をす
みやかに放電することが可能となり、上述の悪影響を除
去ないしは軽減することができるという利点がある。
第４図は本発明の第３の実施例を示す回路図である。電
源端子Ｖと入力回路の電源電圧供給線V1の間には第２図
の実施例におけるCR時定数のＲ部分である抵抗RVを抵抗
R1およびドインとゲートが接続されたＰチャンネルMOSF
ET PDの並列接続回路11が挿入されている。また、接地
端子Ｇと入力回路の接地電圧供給線G1の間には、同様に
抵抗R2およびドレインとゲートが接続されたＮチャンネ
ルMOSFET NDの並列接続回路12が挿入されている。Ｐチ
ャンネルMOSFET P1とＮチャンネルMOSFET N1で構成さ
れた入力回路10はV1とG1に接続され、入力端子Ｉから入
力した信号を反転して、ＰチャンネルMOSFET P2および
ＮチャンネルMOSFET N2により構成された内部回路へ伝
えることは第５図の場合と同様である。この第４図の実
施例の回路において、例えば第５図の従来例の回路と同
様に、第６図（ｂ）の如きノイズが接地端子Ｇに入力さ
れた場合に、ノイズは抵抗R2と入力回路の接地電圧供給
用配線G1の浮遊容量CGによる時定数回路の働きでノイズ
は減衰し、G1の電位変動を小さくすることができるため
に、入力回路10の出力O1の上昇の程度はP2およびN2で構
成された内部回路の回路閾値以下に押さえられ、出力O2
の変動を生じなくすることができる。また、接地端子Ｇ
へのノイズの有無にかかわらず入力端子Ｉから入力され
る信号がTTLレベルであるため、入力信号がハイレベル
の時は、ＰチャンネルMOSFETは導通状態であることもあ
り、またＮチャンネルMOSFETも導通状態であるので、G1
には電流が流れ込み、G1の電位を上昇させ、これが入力
回路の特性を劣化させる要因となるが、本発明において
は、G1の電位が上昇した場合には、NDを通じて接地端子
Ｇへ電流を流すことにより、G1の電位上昇を押さえるこ
とができる。また、入力回路10のスイッチング時のG1の
電位上昇および接地端子からのノイズによるG1の電位上
昇についてもＧの電位が正常な接地電位となるのに追従
して速かにNDを通じて放電し、正常な電位に回復するこ
とができる。電源端子Ｖに生じた負方向のノイズに対し
ても、R1とCVにより減衰することは上述したと同様であ
り、またV1の電位の低下がPDの働きにより、Ｖの電源電
位への回復に速やかに追従して回復することも上述の場
合と同様である。なお、時定数回路を設置したことによ
って生じる入力回路の特性劣化、例えば入力対出力特性
およびスイッチング特性の劣化を防止するために、第２
図のRVおよび第３図，第４図のPDの抵抗値はP1の導通時
抵抗の1/10以下に、第２図のRGおよび第３図，第４図の
NDの抵抗値はN1の導通時抵抗の1/10以下にそれぞれ設定
することが望ましい。
源端子Ｖと入力回路の電源電圧供給線V1の間には第２図
の実施例におけるCR時定数のＲ部分である抵抗RVを抵抗
R1およびドインとゲートが接続されたＰチャンネルMOSF
ET PDの並列接続回路11が挿入されている。また、接地
端子Ｇと入力回路の接地電圧供給線G1の間には、同様に
抵抗R2およびドレインとゲートが接続されたＮチャンネ
ルMOSFET NDの並列接続回路12が挿入されている。Ｐチ
ャンネルMOSFET P1とＮチャンネルMOSFET N1で構成さ
れた入力回路10はV1とG1に接続され、入力端子Ｉから入
力した信号を反転して、ＰチャンネルMOSFET P2および
ＮチャンネルMOSFET N2により構成された内部回路へ伝
えることは第５図の場合と同様である。この第４図の実
施例の回路において、例えば第５図の従来例の回路と同
様に、第６図（ｂ）の如きノイズが接地端子Ｇに入力さ
れた場合に、ノイズは抵抗R2と入力回路の接地電圧供給
用配線G1の浮遊容量CGによる時定数回路の働きでノイズ
は減衰し、G1の電位変動を小さくすることができるため
に、入力回路10の出力O1の上昇の程度はP2およびN2で構
成された内部回路の回路閾値以下に押さえられ、出力O2
の変動を生じなくすることができる。また、接地端子Ｇ
へのノイズの有無にかかわらず入力端子Ｉから入力され
る信号がTTLレベルであるため、入力信号がハイレベル
の時は、ＰチャンネルMOSFETは導通状態であることもあ
り、またＮチャンネルMOSFETも導通状態であるので、G1
には電流が流れ込み、G1の電位を上昇させ、これが入力
回路の特性を劣化させる要因となるが、本発明において
は、G1の電位が上昇した場合には、NDを通じて接地端子
Ｇへ電流を流すことにより、G1の電位上昇を押さえるこ
とができる。また、入力回路10のスイッチング時のG1の
電位上昇および接地端子からのノイズによるG1の電位上
昇についてもＧの電位が正常な接地電位となるのに追従
して速かにNDを通じて放電し、正常な電位に回復するこ
とができる。電源端子Ｖに生じた負方向のノイズに対し
ても、R1とCVにより減衰することは上述したと同様であ
り、またV1の電位の低下がPDの働きにより、Ｖの電源電
位への回復に速やかに追従して回復することも上述の場
合と同様である。なお、時定数回路を設置したことによ
って生じる入力回路の特性劣化、例えば入力対出力特性
およびスイッチング特性の劣化を防止するために、第２
図のRVおよび第３図，第４図のPDの抵抗値はP1の導通時
抵抗の1/10以下に、第２図のRGおよび第３図，第４図の
NDの抵抗値はN1の導通時抵抗の1/10以下にそれぞれ設定
することが望ましい。
以上説明したように、本発明は、電源端子もしくは接地
端子のいずれか一方、または、双方と入力回路への電源
供給線との間にCR時定数回路を設置することにより、電
源端子あるいは接地端子に生じたパルスノイズによる誤
動作に対して信頼性が強化された集積回路を得ることが
できる効果がある。
端子のいずれか一方、または、双方と入力回路への電源
供給線との間にCR時定数回路を設置することにより、電
源端子あるいは接地端子に生じたパルスノイズによる誤
動作に対して信頼性が強化された集積回路を得ることが
できる効果がある。
第１図は本発明の集積回路の入力回路部の構成を示す回
路図、第２図は第１図に示す実施例をより具体的にした
第１の実施例を示す回路図、第３図は本発明の第２の実
施例を示す回路図、第４図は本発明の第３の実施例を示
す回路図、第５図は従来例を示す回路図、第６図はノイ
ズの状態を説明する概念図である。 図において、Ｖ……電源端子、Ｉ……入力端子、Ｇ……
接地端子、11,12……CR時定数回路、RV,RG……抵抗、C
V,CG……容量、V1……入力回路用電源線、G1……入力回
路用接地線、10……入力回路、O1……入力回路の出力、
21,22,31,32……CR時定数回路、PD……Ｐチャンネルデ
ィプリーション型MOSFET、ND……Ｎチャンネルディプリ
ーション型MOSFET、20,30……入力回路、P1,P2……Ｐチ
ャンネルエンハンスメント型MOSFET、N1,N2……Ｎチャ
ンネルエンハンスメント型MOSFET、V2……内部電源線、
G2……内部接地線。
路図、第２図は第１図に示す実施例をより具体的にした
第１の実施例を示す回路図、第３図は本発明の第２の実
施例を示す回路図、第４図は本発明の第３の実施例を示
す回路図、第５図は従来例を示す回路図、第６図はノイ
ズの状態を説明する概念図である。 図において、Ｖ……電源端子、Ｉ……入力端子、Ｇ……
接地端子、11,12……CR時定数回路、RV,RG……抵抗、C
V,CG……容量、V1……入力回路用電源線、G1……入力回
路用接地線、10……入力回路、O1……入力回路の出力、
21,22,31,32……CR時定数回路、PD……Ｐチャンネルデ
ィプリーション型MOSFET、ND……Ｎチャンネルディプリ
ーション型MOSFET、20,30……入力回路、P1,P2……Ｐチ
ャンネルエンハンスメント型MOSFET、N1,N2……Ｎチャ
ンネルエンハンスメント型MOSFET、V2……内部電源線、
G2……内部接地線。
Claims (3)
- 【請求項１】入力信号の供給を受ける入力回路と、前記
入力回路と接続される内部回路と、これら入力回路およ
び前記内部回路の全体を横切るように配設されこの内部
回路に前記第１および第２の電源をそれぞれ供給する第
１および第２の電源線と、前記第１および第２の電源線
の各々の一端に設けられた第１および第２の電源端子の
各々を経由して前記入力回路に前記第１および第２の電
源をそれぞれ供給する第１および第２の入力回路用電源
線とを備える集積回路において、 一端が前記第１の電源端子に他端が前記第１の入力回路
用電源線にそれぞれ接続された第１の抵抗と、一端が前
記第１の入力回路用電源線に他端が前記第１の電源線に
それぞれ接続された第１の容量素子とを含む第１のCR時
定数回路と、 一端が前記第２の電源端子に他端が前記第２の入力回路
用電源線にそれぞれ接続された第２の抵抗と、一端が前
記第２の入力回路用電源線に他端が前記第２の電源線に
それぞれ接続された第２の容量素子とを含む第２のCR時
定数回路との少なくともいずれか一方を備えることを特
徴とする集積回路。 - 【請求項２】前記第１および第２の抵抗が各々ドレイン
とゲートとを共通接続したMOSFETである特許請求の範囲
第１項記載の集積回路。 - 【請求項３】前記第１および第２の抵抗が各々ドレイン
とゲートとを共通接続したMOSFETと第３の抵抗との並列
接続回路である特許請求の範囲第１項記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255830A JPH0720058B2 (ja) | 1987-10-09 | 1987-10-09 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255830A JPH0720058B2 (ja) | 1987-10-09 | 1987-10-09 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198317A JPH0198317A (ja) | 1989-04-17 |
| JPH0720058B2 true JPH0720058B2 (ja) | 1995-03-06 |
Family
ID=17284197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255830A Expired - Lifetime JPH0720058B2 (ja) | 1987-10-09 | 1987-10-09 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720058B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548426A (ja) * | 1991-08-16 | 1993-02-26 | Nec Kyushu Ltd | 信号増幅回路 |
| US5204554A (en) * | 1991-12-06 | 1993-04-20 | National Semiconductor Corporation | Partial isolation of power rails for output buffer circuits |
| JPH10135336A (ja) * | 1996-10-25 | 1998-05-22 | Toshiba Corp | 半導体集積回路装置、半導体集積回路装置が発するノイズの低減方法、半導体集積回路装置の内部電源システム |
| DE19855445C1 (de) | 1998-12-01 | 2000-02-24 | Siemens Ag | Vorrichtung zur Verringerung der elektromagnetischen Emission bei integrierten Schaltungen mit Treiberstufen |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50110761A (ja) * | 1974-02-08 | 1975-09-01 | ||
| JPS5976141U (ja) * | 1982-11-12 | 1984-05-23 | 日立電子株式会社 | レベル変換回路 |
-
1987
- 1987-10-09 JP JP62255830A patent/JPH0720058B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0198317A (ja) | 1989-04-17 |
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