JPH0724001B2 - Digital control circuit - Google Patents
Digital control circuitInfo
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- JPH0724001B2 JPH0724001B2 JP8087286A JP8087286A JPH0724001B2 JP H0724001 B2 JPH0724001 B2 JP H0724001B2 JP 8087286 A JP8087286 A JP 8087286A JP 8087286 A JP8087286 A JP 8087286A JP H0724001 B2 JPH0724001 B2 JP H0724001B2
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- control
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- target value
- circuit
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- Control Of Amplification And Gain Control (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタルデータをステップ的に変化させて、
制御出力値を制御目標値に収束させるデジタル制御回路
に関し、例えばデジタルオーディオミキシングコンソー
ルやデジタルテープレコーダにおけるオーディオ信号の
ミューティング制御等を行う信号レベル調整制御手段と
して用いられる。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention changes digital data stepwise,
The present invention relates to a digital control circuit that converges a control output value to a control target value, and is used as signal level adjustment control means for performing muting control of an audio signal in a digital audio mixing console or a digital tape recorder, for example.
本発明は、デジタルデータをステップ的に変化させて、
制御出力値を制御目標値に収束させるデジタル制御回路
において、制御出力値を複数のビット範囲に分割して制
御目標値と比較し、各比較出力について各ビット範囲の
最小ビットの重みに比例したステップ値で上記制御出力
値を変化させることにより、上記制御出力値を制御目標
値に確実に収束させるようにしたものである。The present invention changes digital data stepwise,
In a digital control circuit that converges the control output value to the control target value, divides the control output value into multiple bit ranges and compares them with the control target value, and for each comparison output, a step proportional to the weight of the smallest bit in each bit range. By changing the control output value by the value, the control output value is surely converged to the control target value.
従来より、デジタルオーディオミキシングコンソールや
デジタルテープレコーダにおけるオーディオ信号のミュ
ーティング制御等を行う信号レベル調整制御手段とし
て、デジタルデータをステップ的に変化させて、制御出
力値を制御目標値に収束させるようにしたデジタル制御
回路が用いられている。Conventionally, as signal level adjustment control means for performing muting control of audio signals in digital audio mixing consoles and digital tape recorders, digital data is changed stepwise so that the control output value converges to the control target value. The digital control circuit is used.
この種のデジタル制御回路は、例えば第２図に示すよう
に構成されていた。This type of digital control circuit was constructed as shown in FIG. 2, for example.
第２図に示す従来例では、入力端子20から目標値レジス
タ21に与えられる制御目標値と、制御値レジスタ25から
デジタル制御型の可変利得増幅回路等の被制御回路26の
制御入力端子27に与える制御出力値とをデータ比較器22
により比較して、上記制御目標値と制御出力値と大小判
別を行い、その出力に応じてステップ値発生回路23から
発生される符号付ステップ値（例えば＋〔１〕あるいは
−〔１〕）を加算器24によって制御出力値に加算するこ
とにより新たな制御出力値を得るようにして、制御出力
値を制御目標値に収束させるようにしていた。In the conventional example shown in FIG. 2, the control target value given from the input terminal 20 to the target value register 21 and the control input terminal 27 of the controlled circuit 26 such as the digital control type variable gain amplifier circuit from the control value register 25. Data comparator 22
By comparing the control target value with the control output value, and the signed step value (for example, + [1] or-[1]) generated from the step value generation circuit 23 according to the output is compared. A new control output value is obtained by adding the control output value by the adder 24 so that the control output value converges to the control target value.
この従来例において、上記被制御回路26は、上記制御値
レジスタ25から供給される制御出力値に応じた利得に
て、信号入力端子28に供給される例えばオーディオ信号
の信号レベルを変化させて信号出力端子29から出力す
る。In this conventional example, the controlled circuit 26 changes the signal level of, for example, an audio signal supplied to the signal input terminal 28 with a gain corresponding to the control output value supplied from the control value register 25, and outputs the signal. Output from the output terminal 29.
ところで、上述の如き構成の従来のデジタル制御回路で
は、制御出力値を変化させるステップ値を〔１〕より大
きく設定し、例えば８ビットのデータで上記制御出力値
が〔0111 0101〕である場合に新たな制御目標値を〔00
00 0000〕として〔0000 1000〕ステップで変化させる
ようにすると、 〔0111 0101〕 ↓ 〔0110 1101〕 ↓ 〔0110 0101〕 ↓ 〔0101 1101〕 ↓ 〔・・・・ ・・・・〕 ↓ 〔0001 0101〕 ↓ 〔0000 0101〕 ↓ 〔1111 1101〕 の順序で制御出力値が変化して制御目標値〔0000 000
0〕を通り過ぎて循環してしまうという問題点がある。
特に、デジタルデータではゼロやオール１の場合はその
値を越えると比較器が検出できなくなるので、上記制御
出力値の循環を防止するには、目標値を越えたことを検
出するように、比較器においてボローやキャリーを検出
できるようにビット数を増加する必要があり、回路規模
を大型せざるを得ないでいた。By the way, in the conventional digital control circuit having the above-mentioned configuration, the step value for changing the control output value is set to be larger than [1], and when the control output value is [0111 0101] with 8-bit data, for example. Set a new control target value (00
If 00 0000] is changed in steps of [0000 1000], [0111 0101] ↓ [0110 1101] ↓ [0110 0101] ↓ [0101 1101] ↓ [・ ・ ・ ・ ・ ・ ・ ・] ↓ [0001 0101 ] ↓ [0000 0101] ↓ [1111 1101] In this order, the control output value changes and the control target value [0000 000
There is a problem that it will pass through 0] and circulate.
In particular, in the case of zero or all 1 in digital data, if the value exceeds that value, the comparator cannot detect it. Therefore, in order to prevent the circulation of the control output value, it is necessary to detect that the target value is exceeded. It was necessary to increase the number of bits in order to detect borrows and carry in the container, and there was no choice but to increase the circuit scale.
また、上記制御出力値を変化させるステップ値を常に
〔１〕にしておいたのでは、迅速な制御動作を行うこと
ができず、瞬時に音量を絞るようなミューティング制御
等を行う場合に不都合であった。Further, if the step value for changing the control output value is always set to [1], a quick control operation cannot be performed, which is inconvenient when performing a muting control or the like in which the volume is instantaneously reduced. Met.
そこで、本発明は、上述の如き従来の問題点に鑑み、回
路規模を大型化することなく迅速な制御動作を行い、制
御出力値を制御目標値に確実に収束させることができる
ようにした新規な構成のデジタル制御回路を提供するこ
とを目的とするものである。Therefore, in view of the conventional problems as described above, the present invention has made it possible to perform a quick control operation without increasing the circuit scale and reliably converge the control output value to the control target value. It is an object of the present invention to provide a digital control circuit having various configurations.
本発明に係るデジタル制御回路は、上述の目的を達成す
るために、制御出力値を一時記憶するレジスタと、上記
レジスタから供給される制御出力値と制御目標値とを比
較する複数のデータ比較回路と、上記各データ比較回路
から供給される各比較出力について、各ビット範囲の最
小ビットの重みに比例したステップ値を出力するステッ
プ値発生回路と、上記ステップ値発生回路から供給され
るステップ値と上記レジスタから供給される制御出力値
とを加算する加算器とを備えてなることを特徴としてい
る。In order to achieve the above object, a digital control circuit according to the present invention includes a register for temporarily storing a control output value and a plurality of data comparison circuits for comparing a control output value supplied from the register with a control target value. A step value generation circuit that outputs a step value proportional to the weight of the smallest bit in each bit range for each comparison output supplied from each data comparison circuit; and a step value supplied from the step value generation circuit. An adder for adding the control output value supplied from the register is provided.
本発明に係るデジタル制御回路では、出力レジスタに記
憶される制御出力値を複数のビット範囲に分割して複数
のデータ比較器にて制御目標値と比較し、各比較出力の
各ビット範囲の最小ビットの重みに比例したステップ値
を上記制御出力値に加算して新たな制御出力値とするこ
とにより、上記制御出力値を制御目標値に収束させる。In the digital control circuit according to the present invention, the control output value stored in the output register is divided into a plurality of bit ranges and compared with the control target value by a plurality of data comparators, and the minimum of each bit range of each comparison output is calculated. The control output value is converged to the control target value by adding a step value proportional to the bit weight to the control output value to obtain a new control output value.
以下、本発明に係るデジタル制御回路の一実施例につい
て、図面に従い詳細に説明する。An embodiment of a digital control circuit according to the present invention will be described below in detail with reference to the drawings.
第１図のブロック図に示す実施例は、本発明をデジタル
オーディオミキシングコンソールにおけるオーディオ信
号のミューティング制御等を行う信号レベル調整制御手
段に適用したものである。The embodiment shown in the block diagram of FIG. 1 is an application of the present invention to signal level adjustment control means for performing muting control of audio signals in a digital audio mixing console.
この実施例では、ボリューム入力回路1Aからのボリュー
ムデータ〔Dvl〕、ミューティング入力回路1Bからのミ
ューティングデータ〔Dmt〕あるいはプリセット回路1C
からのプリセットデータ〔Dps〕が制御目標値として入
力選択スイッチ２を介して目標値レジスタ３に選択的に
供給されるようになっている。In this embodiment, volume data [Dvl] from the volume input circuit 1A, muting data [Dmt] from the muting input circuit 1B or preset circuit 1C.
The preset data [Dps] from is selectively supplied to the target value register 3 as the control target value via the input selection switch 2.
上記目標値レジスタ３に与えられた制御目標値を次に新
たな制御目標値が与えられるまで記憶しておく。上記目
標レジスタ３から読み出される制御目標値は、２つのデ
ータ比較器4A,4Bに供給される。The control target value given to the target value register 3 is stored until a new control target value is given next. The control target value read from the target register 3 is supplied to the two data comparators 4A and 4B.
なお、この実施例では、８ビットデータを取り扱うもの
とする。In this embodiment, 8-bit data is handled.
上記各データ比較器4A,4Bは、制御値レジスタ８からデ
ジタル制御型の可変利得増幅回路等の被制御回路10の制
御入力端子11に与える制御出力値が供給されるようにな
っており、一方のデータ比較器4Aにて上記制御出力値の
上位（例えば５）ビットデータを上記制御目標値と比較
し、他方のデータ比較器4Bにて上記制御出力値の下位
（例えば３）ビットデータを上記制御目標値と比較し
て、各比較出力をステップ値発生回路５に供給する。Each of the data comparators 4A and 4B is adapted to be supplied with a control output value given from a control value register 8 to a control input terminal 11 of a controlled circuit 10 such as a digitally controlled variable gain amplifier circuit. The data comparator 4A compares the upper (eg 5) bit data of the control output value with the control target value, and the other data comparator 4B compares the lower (eg 3) bit data of the control output value with the above-mentioned control target value. Each comparison output is supplied to the step value generation circuit 5 after being compared with the control target value.
上記ステップ値発生回路５は、上記各比較出力の重みに
応じた符号付ステップ値を加算器７に供給する。このス
テップ値発生回路５は、上記入力選択スイッチ２の操作
状態に応じて制御入力端子６に供給される制御信号より
動作状態を切り換えることができるようになっており、
第１の動作モードでは上記制御出力値と制御目標値とが
一致するまで符号付ステップ値（＋〔１〕あるいは−
〔１〕）を出力し、第２の動作モードでは上記制御出力
値の上位ビットデータが上記制御目標値と一致するまで
例えば符号付ステップ値（＋〔1000〕あるいは−〔100
0〕）を出力し、その後上記制御出力値の下位ビットデ
ータが上記制御目標値と一致するまで符号付ステップ値
（＋〔１〕あるいは−〔１〕）を出力するようになって
いる。この実施例において、上記ステップ値発生回路５
は、上記ボリューム入力回路1Aからボリュームデータ
〔Dvl〕を制御目標値として上記目標値レジスタ３に供
給するように上記入力選択スイッチ２を設定すると上記
第１の動作モードとなるように制御され、また、上記ミ
ューティング入力回路1Bからのミューティングデータ
〔Dmt〕あるいはプリセット回路1Cからのプリセットデ
ータ〔Dps〕を制御目標値として上記目標値レジスタ３
に供給するように上記入力選択スイッチ２を設定すると
上記第２の動作モードとなるように制御される。The step value generation circuit 5 supplies a signed step value corresponding to the weight of each comparison output to the adder 7. The step value generation circuit 5 can switch the operating state by a control signal supplied to the control input terminal 6 according to the operation state of the input selection switch 2.
In the first operation mode, a signed step value (+ [1] or-) is added until the control output value and the control target value match.
[1]) is output, and in the second operation mode, for example, a signed step value (+ [1000] or-[100] until the upper bit data of the control output value matches the control target value.
0]) and then outputs the signed step value (+ [1] or-[1]) until the lower bit data of the control output value matches the control target value. In this embodiment, the step value generating circuit 5
Is controlled to enter the first operation mode when the input selection switch 2 is set so that the volume data [Dvl] is supplied from the volume input circuit 1A to the target value register 3 as a control target value. , The target value register 3 using the muting data [Dmt] from the muting input circuit 1B or the preset data [Dps] from the preset circuit 1C as a control target value.
When the input selection switch 2 is set so as to be supplied to the control circuit, the second operation mode is controlled.
そして、上記加算器７は、上記符号付ステップ値を制御
出力値に加算して得られる新たな制御出力値を制御値レ
ジスタ８に供給する。上記制御出力値を一時記憶する上
記制御値レジスタ８から読み出される上記制御出力値が
制御入力端子11に供給される被制御回路10は、信号入力
端子12に供給される例えばオーディオ信号の信号レベル
を上記制御出力値に応じた利得にて変化させて信号出力
端子13から出力する。Then, the adder 7 supplies a new control output value obtained by adding the signed step value to the control output value to the control value register 8. The controlled circuit 10 to which the control output value read out from the control value register 8 which temporarily stores the control output value is supplied to the control input terminal 11 controls the signal level of, for example, an audio signal supplied to the signal input terminal 12. The signal is output from the signal output terminal 13 by changing the gain according to the control output value.
上述の如き構成の実施例では、上記ボリューム入力回路
1Aからボリュームデータ〔Dvl〕を制御目標値として上
記目標値レジスタ３に供給するように上記入力選択スイ
ッチ２を設定すると、上記ステップ値発生回路５が第１
の動作モードすなわち上記目標値レジスタ３に記憶され
ている制御目標値と上記制御値レジスタ８に記憶されて
いる制御出力値と制御目標値とが一致するまで符号付ス
テップ値（＋〔１〕あるいは−〔１〕）を出力すること
により、上記制御出力値が上記制御目標値と一致するよ
うに１ステップずつ順次に変化する。従って、この第１
の動作モードでは、上記制御値レジスタ８からの制御出
力値によって、上記ボリューム入力回路1Aから入力され
るボリュームデータに追従するように上記被制御回路10
の利得を制御することができる。In the embodiment having the above configuration, the volume input circuit
When the input selection switch 2 is set so that the volume data [Dvl] from 1 A is supplied to the target value register 3 as a control target value, the step value generation circuit 5 causes the first value
Operation mode, that is, until the control target value stored in the target value register 3 matches the control output value stored in the control value register 8 and the control target value, the signed step value (+ [1] or -[1]) is output, the control output value is sequentially changed step by step so that the control output value matches the control target value. Therefore, this first
In the operation mode of 1, the controlled circuit 10 is controlled by the control output value from the control value register 8 so as to follow the volume data input from the volume input circuit 1A.
The gain of can be controlled.
また、上記ミューティング入力回路1Bからのミューティ
ングデータ〔Dmt〕あるいはプリセット回路1Cからのプ
リセットデータ〔Dps〕を制御目標値として上記目標値
レジスタ３に供給するように上記入力選択スイッチ２を
設定すると、上記ステップ値発生回路５が第２の動作モ
ードのステップ値を上記加算器７に与えることによっ
て、次のようなミューティング制御あるいはプリセット
を行うことができる。When the input selection switch 2 is set so that the muting data [Dmt] from the muting input circuit 1B or the preset data [Dps] from the preset circuit 1C is supplied to the target value register 3 as a control target value. By the step value generation circuit 5 giving the step value of the second operation mode to the adder 7, the following muting control or presetting can be performed.
すなわち、第２の動作モードでは、上記制御値レジスタ
８に記憶されている上記制御出力値の上位（５）ビット
データが上記目標値レジスタ３に記憶されている上記制
御目標値と一致するまで、上記ステップ値発生回路５か
ら符号付ステップ値（＋〔1000〕あるいは−〔1000〕）
が上記加算器７に供給されるので、上記制御値レジスタ
８に記憶される制御出力値が〔0000 0101〕となるまで
〔1000〕ステップずつ順次に変化する。そして、上記制
御値レジスタ８に記憶される制御出力値が〔0000 010
1〕となって、上記制御出力値の上位（５）ビットデー
タが上記制御目標値と一致すると、上記制御出力値の下
位ビットデータが上記制御目標値と一致するまで符号付
ステップ値（＋〔１〕あるいは−〔１〕）が上記ステッ
プ値発生回路５から上記加算器７に供給されることによ
り、上記制御値レジスタ８に記憶される制御出力値は、 〔0000 0101〕 ↓ 〔0000 0100〕 ↓ 〔0000 0011〕 ↓ 〔0000 0010〕 ↓ 〔0000 0001〕 ↓ 〔0000 0000〕 の順序で変化して制御目標値〔0000 0000〕と一致した
状態に収束する。That is, in the second operation mode, until the upper (5) -bit data of the control output value stored in the control value register 8 matches the control target value stored in the target value register 3, Signed step value from the step value generation circuit 5 (+ [1000] or-[1000])
Is supplied to the adder 7, the control output value stored in the control value register 8 is sequentially changed by [1000] steps until it reaches [0000 0101]. The control output value stored in the control value register 8 is [0000 010
1] and the upper (5) bit data of the control output value matches the control target value, the lower step bit data of the control output value matches the control target value until the signed step value (+ [ 1] or-[1]) is supplied from the step value generation circuit 5 to the adder 7, the control output value stored in the control value register 8 is [0000 0101] ↓ [0000 0100] ↓ [0000 0011] ↓ [0000 0010] ↓ [0000 0001] ↓ [0000 0000] It changes in the order and converges to the state where it matches the control target value [0000 0000].
従って、この実施例では、上記ミューティング入力回路
1Bから入力されるミューティングデータ〔Dmt〕＝〔000
0 0000〕を制御目標値として上記被制御回路10の利得
を迅速かつ確実に制御することができ、上記制御出力値
により利得の制御される上記被制御回路10を介して信号
出力端子13から出力されるオーディオ信号について応答
性の良好なミューティング制御動作を行うことができ
る。Therefore, in this embodiment, the muting input circuit
Muting data input from 1B [Dmt] = [000
0 0000] as the control target value, the gain of the controlled circuit 10 can be controlled quickly and reliably, and the signal is output from the signal output terminal 13 via the controlled circuit 10 whose gain is controlled by the control output value. The muting control operation with good responsiveness can be performed for the audio signal to be reproduced.
なお、制御目標値として上記プリセット入力回路1Cから
プリセットデータ〔Dpr〕を上記目標値レジスタ３に与
えた場合にも、上述のミューティング制御動作と同様
に、上記プリセットデータ〔Dpr〕を制御目標値として
上記被制御回路10の利得を迅速かつ確実に制御すること
ができる。Even when the preset data [Dpr] is given from the preset input circuit 1C to the target value register 3 as the control target value, the preset data [Dpr] is controlled as the control target value in the same manner as the muting control operation described above. As a result, the gain of the controlled circuit 10 can be controlled quickly and reliably.
なお、上述の実施例では本発明をオーディオ信号のミュ
ーティング制御に適用したが、本発明は上述の実施例の
みに限定されるものでなく、デジタルデータをステップ
的に変化させて制御出力値を制御目標値に収束させるデ
ジタル制御回路であれば例えばデジタルオーディオデー
タそのものを制御するような場合にも適用することがで
きる。Although the present invention is applied to the muting control of the audio signal in the above-mentioned embodiment, the present invention is not limited to the above-mentioned embodiment, and the control output value is changed by changing the digital data stepwise. A digital control circuit that converges to a control target value can be applied to, for example, controlling digital audio data itself.
上述の実施例の説明から明らかなように本発明に係るデ
ジタル制御回路では、出力レジスタに記憶される制御出
力値を複数のビット範囲に分割して複数のデータ比較器
にて制御目標値と比較し、各比較出力について各ビット
範囲の最小ビットの重みに比例したステップ値を上記制
御出力値の加算して新たな制御出力値として制御目標値
に収束させるので、回路規模を大型化することなく迅速
な制御動作を行い、制御出力値を制御目標値に確実に収
束させることができる。As is apparent from the above description of the embodiments, in the digital control circuit according to the present invention, the control output value stored in the output register is divided into a plurality of bit ranges and compared with the control target value by a plurality of data comparators. However, for each comparison output, a step value proportional to the weight of the smallest bit in each bit range is added to the above control output values to converge as a new control output value to the control target value, so that the circuit scale is not increased. A quick control operation can be performed and the control output value can be reliably converged to the control target value.
第１図は本発明に係るデジタル制御回路の一実施例を示
すブロック図である。 第２図はデジタル制御回路の従来例を示すブロック図で
ある。 ３……目標値レジスタ 4A,4B……データ比較器 ５……ステップ値発生回路 ７……加算器 ８……制御値レジスタ 10……被制御回路FIG. 1 is a block diagram showing an embodiment of a digital control circuit according to the present invention. FIG. 2 is a block diagram showing a conventional example of a digital control circuit. 3 ... Target value register 4A, 4B ... Data comparator 5 ... Step value generation circuit 7 ... Adder 8 ... Control value register 10 ... Controlled circuit
Claims (1)
を比較する複数のデータ比較器と、 上記各データ比較器から供給される各比較出力につい
て、各ビット範囲の最小ビットの重みに比例したステッ
プ値を出力するステップ値発生回路と、 上記ステップ値発生回路から供給されるステップ値と上
記レジスタから供給される制御出力値を複数のビット範
囲に分割して上記複数のデータ比較器にて制御目標値と
比較し、各比較出力の各ビット範囲の最小ビットの重み
に比例したステップ値で制御出力値を変化させて制御目
標値に収束させるようにしたことを特徴とするデジタル
制御回路。1. A register for temporarily storing a control output value, a plurality of data comparators for comparing a control output value supplied from the register with a control target value, and each comparison supplied from each of the data comparators. Regarding the output, a step value generation circuit that outputs a step value proportional to the weight of the smallest bit in each bit range, a step value supplied from the step value generation circuit, and a control output value supplied from the register are output as a plurality of bits. Divide into ranges and compare with the control target value with the above multiple data comparators, change the control output value with a step value proportional to the weight of the minimum bit of each bit range of each comparison output, and converge to the control target value. A digital control circuit characterized by the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087286A JPH0724001B2 (en) | 1986-04-08 | 1986-04-08 | Digital control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087286A JPH0724001B2 (en) | 1986-04-08 | 1986-04-08 | Digital control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62237501A JPS62237501A (en) | 1987-10-17 |
| JPH0724001B2 true JPH0724001B2 (en) | 1995-03-15 |
Family
ID=13730432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8087286A Expired - Lifetime JPH0724001B2 (en) | 1986-04-08 | 1986-04-08 | Digital control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724001B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62167684U (en) * | 1986-04-15 | 1987-10-24 |
-
1986
- 1986-04-08 JP JP8087286A patent/JPH0724001B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62237501A (en) | 1987-10-17 |
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