JPH0732351B2 - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
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- JPH0732351B2 JPH0732351B2 JP1918387A JP1918387A JPH0732351B2 JP H0732351 B2 JPH0732351 B2 JP H0732351B2 JP 1918387 A JP1918387 A JP 1918387A JP 1918387 A JP1918387 A JP 1918387A JP H0732351 B2 JPH0732351 B2 JP H0732351B2
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- 238000005070 sampling Methods 0.000 claims description 30
- 238000009825 accumulation Methods 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 5
- 238000012935 Averaging Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
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- Filters That Use Time-Delay Elements (AREA)
- Feedback Control In General (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はサーボ系で用いるディジタルフィルタ、特にデ
ィジタルフィルタのサンプル周波数とフィルタの折点周
波数が大きく異なるディジタルフィルタに関するもので
ある。
ィジタルフィルタのサンプル周波数とフィルタの折点周
波数が大きく異なるディジタルフィルタに関するもので
ある。
従来の技術 近年、ディジタルフィルタはサーボの分野にも応用され
はじめている。
はじめている。
サーボ系で用いられる低域補償用のフィルタは（１）式
であらわされる伝達特性を持っている。
であらわされる伝達特性を持っている。
ここで、T1はフィルタの1/（折点角周波数）であり、ｓ
はラプラス演算子である。
はラプラス演算子である。
第３図はフィルタの伝達特性を示したボード線図であ
る。折点周波数F1から低い周波数まで１次すなわち20
［dB/decade］で増大し、折点周波数より高い周波数で
はゲイン一定（０［dB］）となっている。このフィルタ
を用いることにより、サーボ系の定常的な偏差をなくす
ことができる。
る。折点周波数F1から低い周波数まで１次すなわち20
［dB/decade］で増大し、折点周波数より高い周波数で
はゲイン一定（０［dB］）となっている。このフィルタ
を用いることにより、サーボ系の定常的な偏差をなくす
ことができる。
次に、（１）式のフィルタを後進差分方式を用いてディ
ジタルフィルタとして表現すると（２）式となる。
ジタルフィルタとして表現すると（２）式となる。
ここで、Ｔはディジタルフィルタのサンプル周期であ
り、Z-1は１サンプル時間の遅れをあらわす。
り、Z-1は１サンプル時間の遅れをあらわす。
第４図は、従来のディジタルフィルタの構成を示すブロ
ック図であり、１はサンプル周期ごとにデータが入力さ
れる入力端子であり、２は１の入力端子に入力されたデ
ータを格納する入力レジスタである。３はサンプル周期
ごとに入力される入力データを累算する累算レジスタ
（累算器と累算器の演算結果を格納するレジスタより構
成されている。）であり、４は１サンプル時間の遅延器
である。５は乗算器であり、６は乗算器５の乗算データ
を格納しているメモリである。７は累算レジスタ３のデ
ータとメモリ６に格納されている乗算データを乗算器５
によって乗算した乗算結果を格納するレジスタである。
８は累算レジスタ３の１サンプル遅れの出力とメモリ６
の乗算データとの乗算結果を格納しておくレジスタであ
る。９はレジスタ７の値からレジスタ８の値を減算する
減算器であり、10の減算器９の出力を格納しておく出力
レジスタであり、11は出力端子である。
ック図であり、１はサンプル周期ごとにデータが入力さ
れる入力端子であり、２は１の入力端子に入力されたデ
ータを格納する入力レジスタである。３はサンプル周期
ごとに入力される入力データを累算する累算レジスタ
（累算器と累算器の演算結果を格納するレジスタより構
成されている。）であり、４は１サンプル時間の遅延器
である。５は乗算器であり、６は乗算器５の乗算データ
を格納しているメモリである。７は累算レジスタ３のデ
ータとメモリ６に格納されている乗算データを乗算器５
によって乗算した乗算結果を格納するレジスタである。
８は累算レジスタ３の１サンプル遅れの出力とメモリ６
の乗算データとの乗算結果を格納しておくレジスタであ
る。９はレジスタ７の値からレジスタ８の値を減算する
減算器であり、10の減算器９の出力を格納しておく出力
レジスタであり、11は出力端子である。
以上のように構成されたディジタルフィルタについて、
以下その動作について説明する。
以下その動作について説明する。
まず、入力端子１に入力されたデータが入力レジスタ２
に格納されると、累算レジスタ３は前のサンプル点まで
の累算値とレジスタ２の値を累算する。したがって、累
算レジスタ３の値をＡ、入力レジスタの値をＢとすると
累算レジスタ３の累算結果は（３）式であらわされる。
に格納されると、累算レジスタ３は前のサンプル点まで
の累算値とレジスタ２の値を累算する。したがって、累
算レジスタ３の値をＡ、入力レジスタの値をＢとすると
累算レジスタ３の累算結果は（３）式であらわされる。
Am＝Ｂ＋Am-1 ……（３） （ｍはｍ回目のサンプル点をあらわす。） つぎに、累算レジスタ３の１サンプル点前の値すなわち
遅延器４の出力値はAm-1となる。遅延器４の出力値とメ
モリ６に格納された乗算データｂの乗算が乗算器５で行
われ、その乗算結果がレジスタ８に格納される。また、
累算器３とメモリ６に格納された乗算データａの乗算が
乗算器５で行われ、その乗算結果がレジスタ７に格納さ
れる。減算器９は、レジスタ７の格納データからレジス
タ８の格納データを減算し、その減算結果を出力レジス
タ10に出力する。出力レジスタ10の出力データが出力端
子11からディジタルフィルタの出力信号として出力され
る。
遅延器４の出力値はAm-1となる。遅延器４の出力値とメ
モリ６に格納された乗算データｂの乗算が乗算器５で行
われ、その乗算結果がレジスタ８に格納される。また、
累算器３とメモリ６に格納された乗算データａの乗算が
乗算器５で行われ、その乗算結果がレジスタ７に格納さ
れる。減算器９は、レジスタ７の格納データからレジス
タ８の格納データを減算し、その減算結果を出力レジス
タ10に出力する。出力レジスタ10の出力データが出力端
子11からディジタルフィルタの出力信号として出力され
る。
以上の動作による演算は（４）式であらわされる。
Ｄ＝（ａ−bZ-1）＊Am ……（４） ここで、Ｄは出力データである。
つぎに、（３）式をZ-1を用いてあらわすと（５）式と
なる。
なる。
（４）式に（５）式を代入すると（６）式となる。
（６）式において、ａ＝１＋T/T1,b＝１とおくと（６）
式と（２）式は等しくなり、ディジタルフィルタが正し
く構成されているのがわかる。
式と（２）式は等しくなり、ディジタルフィルタが正し
く構成されているのがわかる。
このディジタルフィルタを例えばVTRのキャプスタンモ
ータのサーボに用いてF1＝1.8［Hz］とすれば、T1＝0.0
885となる。キャプスタンモータのサーボ系のサンプル
周波数すなわちディジタルフィルタのサンプル周波数を
1080［Hz］とするとＴ＝0.926［msec］となる。その結
果、T/T1＝10.47E-3となる。このときのキャプスタン・
サーボ系の応答周波数はサンプル周波数の1/12以下であ
る約80［Hz］としている。
ータのサーボに用いてF1＝1.8［Hz］とすれば、T1＝0.0
885となる。キャプスタンモータのサーボ系のサンプル
周波数すなわちディジタルフィルタのサンプル周波数を
1080［Hz］とするとＴ＝0.926［msec］となる。その結
果、T/T1＝10.47E-3となる。このときのキャプスタン・
サーボ系の応答周波数はサンプル周波数の1/12以下であ
る約80［Hz］としている。
発明が解決しようとする問題点 しかしながら上記のような構成では、ディジタルフィル
タの折点周波数とサンプル周波数が大きく異なるための
乗算の係数が非常に小さくなる。そのため、ディジタル
フィルタを構成するレジスタや乗算器のビット数を大き
くして乗算の精度を確保しなければならないという問題
点を有していた。
タの折点周波数とサンプル周波数が大きく異なるための
乗算の係数が非常に小さくなる。そのため、ディジタル
フィルタを構成するレジスタや乗算器のビット数を大き
くして乗算の精度を確保しなければならないという問題
点を有していた。
本発明は上記問題点に鑑み、ディジタルフィルタのサン
プル周波数が折点周波数より非常に大きくても、乗算の
係数を異常に小さくすることなく、すなわちディジタル
フィルタを構成するレジスタや演算器のビット数を大き
くすることなしにディジタルフィルタの特性を確保せん
とするものである。
プル周波数が折点周波数より非常に大きくても、乗算の
係数を異常に小さくすることなく、すなわちディジタル
フィルタを構成するレジスタや演算器のビット数を大き
くすることなしにディジタルフィルタの特性を確保せん
とするものである。
問題点を解決するための手段 上記問題点を解決するために本発明のディジタルフィル
タは、サンプル周期ごとに入力データを格納する第１の
レジスタと、前記第１のレジスタに格納された入力デー
タをｎサンプル周期（ｎは２以上の整数）にわたって加
算する第１の加算器と、その加算結果をｎで除した平均
値をｎサンプル周期ごとに累算する累算器と、その累算
結果を格納する第２のレジスタと、前記第２のレジスタ
の出力に第１の係数を乗算する乗算器と、前記乗算器の
乗算結果を格納する第３のレジスタと、サンプル周期ご
とに前記第１のレジスタの出力に前記第３のレジスタの
出力を加算する第２の加算器と、前記第２の加算器の出
力に第２の係数を前記乗算器に乗算せしめその乗算結果
を格納する第４のレジスタとを備えたことを特徴とする
ものである。
タは、サンプル周期ごとに入力データを格納する第１の
レジスタと、前記第１のレジスタに格納された入力デー
タをｎサンプル周期（ｎは２以上の整数）にわたって加
算する第１の加算器と、その加算結果をｎで除した平均
値をｎサンプル周期ごとに累算する累算器と、その累算
結果を格納する第２のレジスタと、前記第２のレジスタ
の出力に第１の係数を乗算する乗算器と、前記乗算器の
乗算結果を格納する第３のレジスタと、サンプル周期ご
とに前記第１のレジスタの出力に前記第３のレジスタの
出力を加算する第２の加算器と、前記第２の加算器の出
力に第２の係数を前記乗算器に乗算せしめその乗算結果
を格納する第４のレジスタとを備えたことを特徴とする
ものである。
作用 本発明は上記した構成によって、低域補償用のディジタ
ルフィルタの比例項のサンプル周波数は変えないで累算
項のサンプル周波数をディジタルフィルタのサンプル周
波数より低くするように構成しているので、ディジタル
フィルタのサンプル周波数が折点周波数よりはるかに大
きくても、ディジタルフィルタの伝達特性を変えること
なく、ディジタルフィルタの乗算の係数が小さくならな
いように構成できる。すなわち、ディジタルフィルタの
レジスタや乗算器のビット数を大きくせずにディジタル
フィルタを構成することができる。
ルフィルタの比例項のサンプル周波数は変えないで累算
項のサンプル周波数をディジタルフィルタのサンプル周
波数より低くするように構成しているので、ディジタル
フィルタのサンプル周波数が折点周波数よりはるかに大
きくても、ディジタルフィルタの伝達特性を変えること
なく、ディジタルフィルタの乗算の係数が小さくならな
いように構成できる。すなわち、ディジタルフィルタの
レジスタや乗算器のビット数を大きくせずにディジタル
フィルタを構成することができる。
また、サンプルデータのｎ回の平均値をとったデータを
累算するため、サンプル周波数のｎ分の１の周波数より
高くサンプル周波数より低い周波数の外乱に対しても影
響を受けることなく低域補償の動作を行うことができ
る。
累算するため、サンプル周波数のｎ分の１の周波数より
高くサンプル周波数より低い周波数の外乱に対しても影
響を受けることなく低域補償の動作を行うことができ
る。
実施例 以下、本発明の一実施例のディジタルフィルタについて
図面を参照しながら説明する。
図面を参照しながら説明する。
第１図は本発明の一実施例を示したブロック図である。
なお、第４図におけるものと同一のものには同一の符号
を付し、重複する説明は省略する。第１図において、12
はｎサンプル周期にわたってｎ回の入力データを加算す
る加算器であり、その出力として加算結果をｎで除する
ことにより得られた入力データの平均値を出力する。13
はｎサンプル周期ごとに加算器12から出力される入力デ
ータの平均値を累算する累算レジスタ（累算器と累算器
の演算結果を格納するレジスタより構成されている。）
である。８は累算レジスタ３の出力とメモリ６の乗算デ
ータとの乗算結果を格納しておくレジスタである。14は
レジスタ２の値にレジスタ８の値を加算する加算器であ
り、10は加算器14の出力とメモリ６の乗算データの乗算
結果を格納しておく出力レジスタである。
なお、第４図におけるものと同一のものには同一の符号
を付し、重複する説明は省略する。第１図において、12
はｎサンプル周期にわたってｎ回の入力データを加算す
る加算器であり、その出力として加算結果をｎで除する
ことにより得られた入力データの平均値を出力する。13
はｎサンプル周期ごとに加算器12から出力される入力デ
ータの平均値を累算する累算レジスタ（累算器と累算器
の演算結果を格納するレジスタより構成されている。）
である。８は累算レジスタ３の出力とメモリ６の乗算デ
ータとの乗算結果を格納しておくレジスタである。14は
レジスタ２の値にレジスタ８の値を加算する加算器であ
り、10は加算器14の出力とメモリ６の乗算データの乗算
結果を格納しておく出力レジスタである。
以上のように構成されたディジタルフィルタについて、
以下第１図を用いてその動作について説明する。
以下第１図を用いてその動作について説明する。
まず、入力端子１に入力されたデータが入力レジスタ２
に格納される。加算器12は入力レジスタ２にサンプルデ
ータが格納されるごとに加算を行い、ｎ回の加算が終了
した時点で、その加算結果をｎで除してサンプルデータ
の平均値として出力する。そして、出力した時点で加算
器は‘0'にリセットされ、つぎのｎ回の加算に備える。
に格納される。加算器12は入力レジスタ２にサンプルデ
ータが格納されるごとに加算を行い、ｎ回の加算が終了
した時点で、その加算結果をｎで除してサンプルデータ
の平均値として出力する。そして、出力した時点で加算
器は‘0'にリセットされ、つぎのｎ回の加算に備える。
累算レジスタ13は加算器12がサンプルデータの平均値を
出力するごとに累算を実行する。したがって、累算レジ
スタ13が累算を行うのはｎサンプル周期に１回である。
出力するごとに累算を実行する。したがって、累算レジ
スタ13が累算を行うのはｎサンプル周期に１回である。
つぎに、累算レジスタ13において累算が行われるごと
に、累算レジスタ12の出力値とメモリ６に格納された乗
算データｄの乗算が乗算器５で行われ、その乗算結果が
レジスタ８に格納される。したがって、乗算レジスタ12
とメモリ６との乗算もｎサンプル周期に１回である。そ
して、乗算結果はつぎの乗算が行われるまでレジスタ８
に保持されている。
に、累算レジスタ12の出力値とメモリ６に格納された乗
算データｄの乗算が乗算器５で行われ、その乗算結果が
レジスタ８に格納される。したがって、乗算レジスタ12
とメモリ６との乗算もｎサンプル周期に１回である。そ
して、乗算結果はつぎの乗算が行われるまでレジスタ８
に保持されている。
加算器14は、サンプル周期ごとに入力される入力データ
を保持しているレジスタ２の出力とｎサンプル周期ごと
に乗算結果を保持するレジスタ８の出力を加算する。そ
の加算結果とメモリ６に格納された乗算データｃの乗算
が乗算器５で行われ、その乗算結果が出力レジスタ10に
格納される。出力レジスタ10の出力データが出力端子11
から出力される。
を保持しているレジスタ２の出力とｎサンプル周期ごと
に乗算結果を保持するレジスタ８の出力を加算する。そ
の加算結果とメモリ６に格納された乗算データｃの乗算
が乗算器５で行われ、その乗算結果が出力レジスタ10に
格納される。出力レジスタ10の出力データが出力端子11
から出力される。
第１図の構成のディジタルフィルタの伝達特性は（７）
式であらわされる。
式であらわされる。
ここで、ｃは全体のゲインを決める係数であり、（２）
式と同じにすればｃ＝１となる つぎに、第２図は（７）式の伝達特性をボード線図に示
したものであり、第２図のf1は（７）式の第１項目であ
る比例項をあらわし、f2は（７）式の第２項目である積
分項（累積項）をあらわしている。（７）式の伝達特性
は、第２図のf1とf2の和であらわされ、f3のようにな
る。
式と同じにすればｃ＝１となる つぎに、第２図は（７）式の伝達特性をボード線図に示
したものであり、第２図のf1は（７）式の第１項目であ
る比例項をあらわし、f2は（７）式の第２項目である積
分項（累積項）をあらわしている。（７）式の伝達特性
は、第２図のf1とf2の和であらわされ、f3のようにな
る。
このディジタルフィルタを従来例と同じようにVTRのキ
ャプスタンモータのサーボに用いる。ディジタルフィル
タの折点周波数F1、サーボ系のサンプル周波数は同じと
する。すなわち、F1＝1.8［Hz］より、T1＝0.0885であ
り、キャプスタンモータのサーボ系のサンプル周波数す
なわちディジタルフィルタのサンプル周波数は1080［H
z］である。ここで、積分項と比例項のサンプル周波数
の比を決めるｎを６とすると積分項のサンプル周波数は
180［Hz］となるので、積分項のサンプル周期はＴ＝5.5
55［msec］となる。その結果、T/T1＝62.77E-8となり、
サンプル周波数が1080［Hz］のときに比べ６倍となる。
ャプスタンモータのサーボに用いる。ディジタルフィル
タの折点周波数F1、サーボ系のサンプル周波数は同じと
する。すなわち、F1＝1.8［Hz］より、T1＝0.0885であ
り、キャプスタンモータのサーボ系のサンプル周波数す
なわちディジタルフィルタのサンプル周波数は1080［H
z］である。ここで、積分項と比例項のサンプル周波数
の比を決めるｎを６とすると積分項のサンプル周波数は
180［Hz］となるので、積分項のサンプル周期はＴ＝5.5
55［msec］となる。その結果、T/T1＝62.77E-8となり、
サンプル周波数が1080［Hz］のときに比べ６倍となる。
したがって、乗算の係数T/T1をディジタルフィルタのサ
ンプル周波数を一定としたときに比べ大きくできるの
で、ディジタルフィルタを構成するレジスタや乗算器の
ビット数を小さくすることができる。
ンプル周波数を一定としたときに比べ大きくできるの
で、ディジタルフィルタを構成するレジスタや乗算器の
ビット数を小さくすることができる。
このように、ディジタルフィルタの比例項と積分項のサ
ンプル周波数を変えてもフィルタの特性は変化しない。
折点周波数F1［Hz］以上の周波数でのキャプスタンモー
タの応答は、（７）式の比例項に依存する。したがっ
て、折点周波数以上でのキャプスタンモータの応答性を
確保するため比例項のサンプル周波数を低くすることは
できず、サーボ系のサンプル周波数と同じ周波数にして
いる。
ンプル周波数を変えてもフィルタの特性は変化しない。
折点周波数F1［Hz］以上の周波数でのキャプスタンモー
タの応答は、（７）式の比例項に依存する。したがっ
て、折点周波数以上でのキャプスタンモータの応答性を
確保するため比例項のサンプル周波数を低くすることは
できず、サーボ系のサンプル周波数と同じ周波数にして
いる。
しかし、折点周波数F1［Hz］以下の周波数では、キャプ
スタンモータの応答は積分項によるので、積分項のサン
プル周波数をサーボ系のサンプル周波数ほど高くする必
要はなく、F1［Hz］より十分高い周波数に設定すればな
んら問題はない。したがって、本実施例では、折点周波
数F1＝1.8［Hz］に対して、積分項のサンプル周波数を
折点周波数F1より十分高い周波数である180［Hz］とし
ている。
スタンモータの応答は積分項によるので、積分項のサン
プル周波数をサーボ系のサンプル周波数ほど高くする必
要はなく、F1［Hz］より十分高い周波数に設定すればな
んら問題はない。したがって、本実施例では、折点周波
数F1＝1.8［Hz］に対して、積分項のサンプル周波数を
折点周波数F1より十分高い周波数である180［Hz］とし
ている。
また、キャプスタン・サーボ系の応答周波数が約80［H
z］に対して、積分項のサンプル周波数をそれよりも高
い180［Hz］としているので、ディジタルフィルタの折
り返し等による問題も生じない。
z］に対して、積分項のサンプル周波数をそれよりも高
い180［Hz］としているので、ディジタルフィルタの折
り返し等による問題も生じない。
さらに、サンプル周期のｎ回にわたってサンプルデータ
を加算して、その加算値をｎで除して平均化しているの
でサンプル周波数のｎ分の１より高くサンプル周波数よ
り低い周波数の外乱に対しても本発明のディジタルフィ
ルタは正常な低域補償フィルタとして動作する。
を加算して、その加算値をｎで除して平均化しているの
でサンプル周波数のｎ分の１より高くサンプル周波数よ
り低い周波数の外乱に対しても本発明のディジタルフィ
ルタは正常な低域補償フィルタとして動作する。
例えば、サンプルデータがサンプル周波数の２分の１の
周波数で変化している場合、サンプル周期の２回に１回
サンプルデータの累算を行うとすると、累算を行ってい
る方のサンプルデータを基準の値にするようにディジタ
ルフィルタの低域補償が動作する。したがって、本来の
基準値と異なった値でサーボ系が動作してしまうことに
なり好ましくない。（モータに取り付けられた速度発電
機の出力信号の周波数を高くするために出力信号を２逓
倍して用いるときに、出力信号の２逓倍後の信号のデュ
ーティ比が50:50にならなかった場合に生じる。） しかし、本発明のようにサンプルデータを加算し、そし
てその加算結果を平均化したデータを累算するようにし
ておけば、上記のような問題は起こらずに正常に動作す
る。すなわち、サンプルデータを平均化することによ
り、平均化する周波数（累算する周波数）より高くサン
プル周波数より低い周波数の外乱は軽減され、低域補償
が正常にかかり、正規の基準値でサーボ系が動作する。
周波数で変化している場合、サンプル周期の２回に１回
サンプルデータの累算を行うとすると、累算を行ってい
る方のサンプルデータを基準の値にするようにディジタ
ルフィルタの低域補償が動作する。したがって、本来の
基準値と異なった値でサーボ系が動作してしまうことに
なり好ましくない。（モータに取り付けられた速度発電
機の出力信号の周波数を高くするために出力信号を２逓
倍して用いるときに、出力信号の２逓倍後の信号のデュ
ーティ比が50:50にならなかった場合に生じる。） しかし、本発明のようにサンプルデータを加算し、そし
てその加算結果を平均化したデータを累算するようにし
ておけば、上記のような問題は起こらずに正常に動作す
る。すなわち、サンプルデータを平均化することによ
り、平均化する周波数（累算する周波数）より高くサン
プル周波数より低い周波数の外乱は軽減され、低域補償
が正常にかかり、正規の基準値でサーボ系が動作する。
以上のように、ディジタルフィルタの比例項と積分項の
サンプル周波数を同一の周波数とせずに応答の遅い積分
項のサンプル周波数を比例項のサンプル周波数より低く
することにより、乗算の係数をディジタルフィルタのサ
ンプル周波数を一定としたときに比べ大きくできるの
で、ディジタルフィルタを構成するレジスタや乗算器の
ビット数を小さくすることができる。また、累算データ
をｎ回のサンプルデータの平均値として用いるため累算
の周波数より高くサンプル周波数より低い周波数の外乱
の影響を軽減することができ、サーボ系として好ましい
ディジタルフィルタである。
サンプル周波数を同一の周波数とせずに応答の遅い積分
項のサンプル周波数を比例項のサンプル周波数より低く
することにより、乗算の係数をディジタルフィルタのサ
ンプル周波数を一定としたときに比べ大きくできるの
で、ディジタルフィルタを構成するレジスタや乗算器の
ビット数を小さくすることができる。また、累算データ
をｎ回のサンプルデータの平均値として用いるため累算
の周波数より高くサンプル周波数より低い周波数の外乱
の影響を軽減することができ、サーボ系として好ましい
ディジタルフィルタである。
なお、本実施例ではデータの格納にレジスタを用いた
が、マイクロプロセッサなどを用いて構成する場合はメ
モリを用いてもなんらさしつかえない。また、乗算器も
ソフトウェアで構成すれば必要ではなく、加算器とメモ
リによって構成してもよい。
が、マイクロプロセッサなどを用いて構成する場合はメ
モリを用いてもなんらさしつかえない。また、乗算器も
ソフトウェアで構成すれば必要ではなく、加算器とメモ
リによって構成してもよい。
発明の効果 以上のように本発明は、サンプル周期ごとに入力データ
を格納する第１のレジスタと、前記第１のレジスタに格
納された入力データをｎサンプル周期（ｎは２以上の整
数）にわたって加算する第１の加算器と、その加算結果
をｎで除した平均値をｎサンプル周期ごとに累算する累
算器と、その累算結果を格納する第２のレジスタと、前
記第２のレジスタの出力に第１の係数を乗算する乗算器
と、前記乗算器の乗算結果を格納する第３のレジスタ
と、サンプル周期ごとに前記第１のレジスタの出力に前
記第３のレジスタの出力を加算する第２の加算器と、前
記第２の加算器の出力に第２の係数を前記乗算器に乗算
せしめその乗算結果を格納する第４のレジスタを設ける
ことにより、ディジタルフィルタを構成するレジスタや
乗算器のビット数を小さくすることができる。
を格納する第１のレジスタと、前記第１のレジスタに格
納された入力データをｎサンプル周期（ｎは２以上の整
数）にわたって加算する第１の加算器と、その加算結果
をｎで除した平均値をｎサンプル周期ごとに累算する累
算器と、その累算結果を格納する第２のレジスタと、前
記第２のレジスタの出力に第１の係数を乗算する乗算器
と、前記乗算器の乗算結果を格納する第３のレジスタ
と、サンプル周期ごとに前記第１のレジスタの出力に前
記第３のレジスタの出力を加算する第２の加算器と、前
記第２の加算器の出力に第２の係数を前記乗算器に乗算
せしめその乗算結果を格納する第４のレジスタを設ける
ことにより、ディジタルフィルタを構成するレジスタや
乗算器のビット数を小さくすることができる。
第１図は本発明の一実施例におけるディジタルフィルタ
のブロック図、第２図は第１図のディジタルフィルタの
伝達特性をあらわすボード線図、第３図は従来のディジ
タルフィルタの伝達特性をあらわすボード線図、第４図
は従来のディジタルフィルタのブロック図である。 2,8,10……レジスタ、５……乗算器、６……メモリ、13
……累算レジスタ、12,14……加算器。
のブロック図、第２図は第１図のディジタルフィルタの
伝達特性をあらわすボード線図、第３図は従来のディジ
タルフィルタの伝達特性をあらわすボード線図、第４図
は従来のディジタルフィルタのブロック図である。 2,8,10……レジスタ、５……乗算器、６……メモリ、13
……累算レジスタ、12,14……加算器。
Claims (1)
- 【請求項１】サンプル周期ごとに入力データを格納する
第１のレジスタと、前記第１のレジスタに格納された入
力データをｎサンプル周期（ｎは２以上の整数）にわた
って加算する第１の加算器と、その加算結果をｎで除し
た平均値をｎサンプル周期ごとに累算する累算器と、そ
の累算結果を格納する第２のレジスタと、前記第２のレ
ジスタの出力に第１の係数を乗算する乗算器と、前記乗
算器の乗算結果を格納する第３のレジスタと、サンプル
周期ごとに前記第１のレジスタの出力に前記第３のレジ
スタの出力を加算する第２の加算器と、前記第２の加算
器の出力に第２の係数を前記乗算器に乗算せしめその乗
算結果を格納する第４のレジスタとを備えたことを特徴
とするディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1918387A JPH0732351B2 (ja) | 1987-01-29 | 1987-01-29 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1918387A JPH0732351B2 (ja) | 1987-01-29 | 1987-01-29 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63187717A JPS63187717A (ja) | 1988-08-03 |
| JPH0732351B2 true JPH0732351B2 (ja) | 1995-04-10 |
Family
ID=11992222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1918387A Expired - Lifetime JPH0732351B2 (ja) | 1987-01-29 | 1987-01-29 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732351B2 (ja) |
-
1987
- 1987-01-29 JP JP1918387A patent/JPH0732351B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63187717A (ja) | 1988-08-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |