JPH0736705B2 - 中性点クランプ式電力変換器の制御装置 - Google Patents
中性点クランプ式電力変換器の制御装置Info
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- JPH0736705B2 JPH0736705B2 JP3058493A JP5849391A JPH0736705B2 JP H0736705 B2 JPH0736705 B2 JP H0736705B2 JP 3058493 A JP3058493 A JP 3058493A JP 5849391 A JP5849391 A JP 5849391A JP H0736705 B2 JPH0736705 B2 JP H0736705B2
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Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、交流電力を直流電力に
変換するパルス幅変調制御（ＰＷＭ制御）コンバ―タ
や、直流電力を交流電力に変換するＰＷＭ制御インバ―
タ等に適用される３レベルの出力電圧を発生する中性点
クランプ式電力変換器の制御装置に関する。
変換するパルス幅変調制御（ＰＷＭ制御）コンバ―タ
や、直流電力を交流電力に変換するＰＷＭ制御インバ―
タ等に適用される３レベルの出力電圧を発生する中性点
クランプ式電力変換器の制御装置に関する。
【０００２】
【従来の技術】図７は、従来の中性点クランプ式インバ
―タの主回路及び制御回路構成図を示す。図は１相分
（Ｕ相分）を示し、３相出力インバ―タの場合、Ｖ，
Ｗ，相も同様に構成される。
―タの主回路及び制御回路構成図を示す。図は１相分
（Ｕ相分）を示し、３相出力インバ―タの場合、Ｖ，
Ｗ，相も同様に構成される。
【０００３】図中、Ｖd1，Ｖd2は直流電源、Ｓ1 〜Ｓ4
は自己消弧素子、Ｄ1 〜Ｄ4 はフリ―ホイリングダイオ
―ド、Ｄ5 ，Ｄ6 はクランプ用ダイオ―ド、ＬＯＡＤば
負荷、ＣＴU は電流検出器である。又、制御回路とし
て、比較器ＣU ，Ｃ1 ，Ｃ2 、電流制御補償回路Ｇ
U (s) 、三角波発生器ＴＲＧ、シュミット回路ＳＨ1 ，
ＳＨ2 が設けられている。
は自己消弧素子、Ｄ1 〜Ｄ4 はフリ―ホイリングダイオ
―ド、Ｄ5 ，Ｄ6 はクランプ用ダイオ―ド、ＬＯＡＤば
負荷、ＣＴU は電流検出器である。又、制御回路とし
て、比較器ＣU ，Ｃ1 ，Ｃ2 、電流制御補償回路Ｇ
U (s) 、三角波発生器ＴＲＧ、シュミット回路ＳＨ1 ，
ＳＨ2 が設けられている。
【０００４】このインバ―タの出力電圧ＶU は、４つの
素子Ｓ1〜Ｓ4 をオン、オフさせることによって、次の
ように変化する。ただし、全体の直流電圧をＶd とし、
Ｖd1＝Ｖd2＝Ｖd ／２とする。即ち、 Ｓ1 とＳ2 がオンのとき、ＶU ＝＋Ｖd ／２ Ｓ2 とＳ3 がオンのとき、ＶU ＝０ Ｓ3 とＳ4 がオンのとき、ＶU ＝−Ｖd ／２ となる。この時、素子は２個ずつオンさせなければなら
ない。３個同時にオンになると、直流電源を短絡し、過
電流によって素子を破壊してしまう。
素子Ｓ1〜Ｓ4 をオン、オフさせることによって、次の
ように変化する。ただし、全体の直流電圧をＶd とし、
Ｖd1＝Ｖd2＝Ｖd ／２とする。即ち、 Ｓ1 とＳ2 がオンのとき、ＶU ＝＋Ｖd ／２ Ｓ2 とＳ3 がオンのとき、ＶU ＝０ Ｓ3 とＳ4 がオンのとき、ＶU ＝−Ｖd ／２ となる。この時、素子は２個ずつオンさせなければなら
ない。３個同時にオンになると、直流電源を短絡し、過
電流によって素子を破壊してしまう。
【０００５】例えば、素子Ｓ1 〜Ｓ3 にオン信号が入る
と、直流電圧Ｖd1を素子Ｓ1 ―Ｓ2―Ｓ3 ―ダイオ―ド
Ｄ6 で短絡し、過大な短絡電流が素子に流れ、素子を壊
してしまう。
と、直流電圧Ｖd1を素子Ｓ1 ―Ｓ2―Ｓ3 ―ダイオ―ド
Ｄ6 で短絡し、過大な短絡電流が素子に流れ、素子を壊
してしまう。
【０００６】このような直流短絡を防止するため、素子
Ｓ1 とＳ3 を逆動作させ、素子Ｓ2S4 を逆動作させてい
る。即ち、素子Ｓ1 がオンのときは素子Ｓ3 をオフさ
せ、素子Ｓ3 がオンのときは素子Ｓ1 をオフさせてい
る。同様に、素子Ｓ2 がオンのときは素子Ｓ4 をオフさ
せ、素子Ｓ4 がオンのときは、素子Ｓ2 をオフさせてい
る。図８は、中性点クランプ式インバ―タの従来のパル
ス幅変調制御法を説明するためのタイムチャ―ト図であ
る。
Ｓ1 とＳ3 を逆動作させ、素子Ｓ2S4 を逆動作させてい
る。即ち、素子Ｓ1 がオンのときは素子Ｓ3 をオフさ
せ、素子Ｓ3 がオンのときは素子Ｓ1 をオフさせてい
る。同様に、素子Ｓ2 がオンのときは素子Ｓ4 をオフさ
せ、素子Ｓ4 がオンのときは、素子Ｓ2 をオフさせてい
る。図８は、中性点クランプ式インバ―タの従来のパル
ス幅変調制御法を説明するためのタイムチャ―ト図であ
る。
【０００７】図中、Ｘ，ＹはＰＷＭ制御の搬送波信号
で、Ｘは＋ＥMAX 〜０の間を変化する三角波、Ｙは−Ｅ
MAX 〜０の間を変化する三角波である。また、ｅi はＰ
ＷＭ制御入力信号である。入力信号ｅi と三角波Ｘ、Ｙ
とを比較し、素子Ｓ1 〜Ｓ4 のゲ―ト信号ｇ1 ，ｇ2 を
作る。即ち、 ｅi ＞Ｘのとき、ｇ1 ＝１で、Ｓ1 をオン、Ｓ3 をオフ
させる。 ｅi ≦Ｘのとき、ｇ1 ＝０で、Ｓ1 をオフ、Ｓ3 をオン
させる。 ｅi ≧Ｙのとき、ｇ2 ＝０で、Ｓ4 をオフ、Ｓ2 をオン
させる。 ｅi ＜Ｙのとき、ｇ2 ＝１で、Ｓ4 をオン、Ｓ2 をオフ
させる。
で、Ｘは＋ＥMAX 〜０の間を変化する三角波、Ｙは−Ｅ
MAX 〜０の間を変化する三角波である。また、ｅi はＰ
ＷＭ制御入力信号である。入力信号ｅi と三角波Ｘ、Ｙ
とを比較し、素子Ｓ1 〜Ｓ4 のゲ―ト信号ｇ1 ，ｇ2 を
作る。即ち、 ｅi ＞Ｘのとき、ｇ1 ＝１で、Ｓ1 をオン、Ｓ3 をオフ
させる。 ｅi ≦Ｘのとき、ｇ1 ＝０で、Ｓ1 をオフ、Ｓ3 をオン
させる。 ｅi ≧Ｙのとき、ｇ2 ＝０で、Ｓ4 をオフ、Ｓ2 をオン
させる。 ｅi ＜Ｙのとき、ｇ2 ＝１で、Ｓ4 をオン、Ｓ2 をオフ
させる。
【０００８】この結果、出力電圧ＶU は、図の最下段の
ようになり、その平均値（破線で示す）は前記入力信号
ｅi に比例した値となる。このように、中性点クランプ
式インバ―タでは、出力電圧ＶU として、３レベル（＋
Ｖd ／２，０，−Ｖd ／２）の電圧が得られ、高調波成
分の少ない電圧波形となる。電動機負荷の場合は、電流
の脈動は小さくなり、トルクリップルも低減できる利点
がある。
ようになり、その平均値（破線で示す）は前記入力信号
ｅi に比例した値となる。このように、中性点クランプ
式インバ―タでは、出力電圧ＶU として、３レベル（＋
Ｖd ／２，０，−Ｖd ／２）の電圧が得られ、高調波成
分の少ない電圧波形となる。電動機負荷の場合は、電流
の脈動は小さくなり、トルクリップルも低減できる利点
がある。
【０００９】
【発明が解決しようとする課題】しかし、従来の中性点
クランプ式インバ―タの制御装置には、次のような問題
点がある。
クランプ式インバ―タの制御装置には、次のような問題
点がある。
【００１０】即ち、インバ―タを構成する素子Ｓ1 〜Ｓ
4 が理想的なスイッチング素子である場合は問題ない
が、実際には素子にオフ信号を与えてもすぐにオフせ
ず、一定の時間を経てタ―ンオフする。オフからオンに
移るときも同様であるが、一般には、タ―ンオフ時間の
方がタ―ンオン時間より長い。
4 が理想的なスイッチング素子である場合は問題ない
が、実際には素子にオフ信号を与えてもすぐにオフせ
ず、一定の時間を経てタ―ンオフする。オフからオンに
移るときも同様であるが、一般には、タ―ンオフ時間の
方がタ―ンオン時間より長い。
【００１１】従って、例えば、素子Ｓ1 にオフ信号を与
えると同時に素子Ｓ3 にオン信号を与えると、素子Ｓ1
がまだオフしないうちに素子Ｓ3 がオンし、３つの素子
Ｓ1〜Ｓ3 がオンになる期間が発生し、直流電源を短絡
し、過大な電流が流れて素子を壊すことになる。
えると同時に素子Ｓ3 にオン信号を与えると、素子Ｓ1
がまだオフしないうちに素子Ｓ3 がオンし、３つの素子
Ｓ1〜Ｓ3 がオンになる期間が発生し、直流電源を短絡
し、過大な電流が流れて素子を壊すことになる。
【００１２】図９及び図１０はその問題点を解決するた
めの従来のＰＷＭ制御方法を説明するためのタイムチャ
―ト図である。図中、ｇ1 ，ｇ2図８のＰＷＭ制御法に
よって求めた信号である。
めの従来のＰＷＭ制御方法を説明するためのタイムチャ
―ト図である。図中、ｇ1 ，ｇ2図８のＰＷＭ制御法に
よって求めた信号である。
【００１３】信号ｇ1 から素子Ｓ1 のゲ―ト信号ｇs1を
作り、信号ｇ1 の反転信号から素子Ｓ3 のゲ―ト信号ｇ
s3を作る。ゲ―ト信号ｇs1は信号ｇ1 が「０」から
「１」に変わったあとΔｔD （むだ時間）だけ「０」状
態を保ち、その後ｇs1＝ｇ1 とする。また、ゲ―ト信号
ｇs3は信号ｇ1 の反転信号が「０」から「１」に変わっ
たあとΔｔD （むだ時間）だけ「０」状態を保ち、その
後ｇs3＝ｇ1 の反転信号とする。前記むだ時間ΔｔD は
素子のタ―ンオフ時間等を考慮して決められる。このよ
うに、素子Ｓ1 とＳ3 のゲ―ト信号ｇs1，ｇs3のオン期
間をむだ時間ΔｔD だけ各々短くすることにより、素子
Ｓ1 とＳ3 が同時にオンになることを防止している。素
子Ｓ2 とＳ4 のゲ―ト信号ｇs2，ｇs4も同様である。こ
の従来の、むだ時間を用いて直流短絡を防止する方法は
次のような欠点がある。即ち、前記むだ時間ΔｔD の期
間、出力電流の方向によりインバ―タの出力電圧ＶU の
値が変わってしまうことである。
作り、信号ｇ1 の反転信号から素子Ｓ3 のゲ―ト信号ｇ
s3を作る。ゲ―ト信号ｇs1は信号ｇ1 が「０」から
「１」に変わったあとΔｔD （むだ時間）だけ「０」状
態を保ち、その後ｇs1＝ｇ1 とする。また、ゲ―ト信号
ｇs3は信号ｇ1 の反転信号が「０」から「１」に変わっ
たあとΔｔD （むだ時間）だけ「０」状態を保ち、その
後ｇs3＝ｇ1 の反転信号とする。前記むだ時間ΔｔD は
素子のタ―ンオフ時間等を考慮して決められる。このよ
うに、素子Ｓ1 とＳ3 のゲ―ト信号ｇs1，ｇs3のオン期
間をむだ時間ΔｔD だけ各々短くすることにより、素子
Ｓ1 とＳ3 が同時にオンになることを防止している。素
子Ｓ2 とＳ4 のゲ―ト信号ｇs2，ｇs4も同様である。こ
の従来の、むだ時間を用いて直流短絡を防止する方法は
次のような欠点がある。即ち、前記むだ時間ΔｔD の期
間、出力電流の方向によりインバ―タの出力電圧ＶU の
値が変わってしまうことである。
【００１４】図９は素子Ｓ2 がオンのとき（Ｓ4 はオ
フ）素子Ｓ1 とＳ3 をむだ時間ΔｔDを保ちながら交互
にオン，オフさせたときのインバ―タの出力電圧を示
す。
フ）素子Ｓ1 とＳ3 をむだ時間ΔｔDを保ちながら交互
にオン，オフさせたときのインバ―タの出力電圧を示
す。
【００１５】ＶU(+)は出力電電流ＩU が図５の矢印の方
向（正方向）に流れているときの出力電圧を、ＶU(-)は
出力電流ＩU 図７の矢印と反対方向（負方向）に流れて
いるときの出力電圧を示す。むだ時間ΔｔD の間、素子
Ｓ1 とＳ3 はともにオフ状態にあり、ＩU が正のときは
素子Ｓ2 を介して電流が流れ、ＶU(+)＝０となり、ＩU
が負のときはダイオ―ドＤ1 ，Ｄ2 を介して電流が流れ
てＶU(-)＝Ｖd ／２となる。すなわち、最初のゲ―ト信
号ｇ1 の通り素子Ｓ1 ，Ｓ3 をオン，オフさせた場合の
出力電圧をＶU とすると、 ＩU ＞０のとき、ＶU(+)＝ＶU −ΔＶD ＩU ＜０のとき、ＶU(-)＝ＶU ＋ΔＶD となる。ただし、ΔＶD はむだ時間ΔｔD に基づくバイ
アス電圧である。
向（正方向）に流れているときの出力電圧を、ＶU(-)は
出力電流ＩU 図７の矢印と反対方向（負方向）に流れて
いるときの出力電圧を示す。むだ時間ΔｔD の間、素子
Ｓ1 とＳ3 はともにオフ状態にあり、ＩU が正のときは
素子Ｓ2 を介して電流が流れ、ＶU(+)＝０となり、ＩU
が負のときはダイオ―ドＤ1 ，Ｄ2 を介して電流が流れ
てＶU(-)＝Ｖd ／２となる。すなわち、最初のゲ―ト信
号ｇ1 の通り素子Ｓ1 ，Ｓ3 をオン，オフさせた場合の
出力電圧をＶU とすると、 ＩU ＞０のとき、ＶU(+)＝ＶU −ΔＶD ＩU ＜０のとき、ＶU(-)＝ＶU ＋ΔＶD となる。ただし、ΔＶD はむだ時間ΔｔD に基づくバイ
アス電圧である。
【００１６】また、図１０は素子Ｓ3 がオン（Ｓ1 はオ
フ）のとき、素子Ｓ2 とＳ4 をむだ時間ΔｔD を保ちな
がら交互にオン，オフさせた時のインバ―タ出力電圧を
示す。 ＶU(+)は出力電流ＩU が図７の矢印の方向（正
方向）に流れているときの出力電圧を、ＶU(-)は出力電
流ＩU が図７の矢印と反対方向（負方向）に流れている
ときの出力電圧を示す。むだ時間ΔｔD の間、素子Ｓ2
とＳ4 はともにオフ状態にあり、ＩU が正のときはダイ
オ―ドＤ3 ，Ｄ4 を介して電流が流れてＶU(+)＝−Ｖd
／２となり、ＩU が負のときは素子Ｓ3 を介して電流が
流れて、ＶU(-)＝０となる。すなわち、最初のゲ―ト信
号ｇ2 の通り素子Ｓ2，Ｓ4 をオン，オフさせた場合の
出力電圧をＶU とすると、図１０で説明したときと同様
に、 ＩU ＞０のとき、ＶU(+)＝ＶU −ΔＶD ＩU ＜０のとき、ＶU(-)＝ＶU ＋ΔＶＤ となる。このむだ時間Δｔ Ｄ に基づくバイアス電圧Δ
ＶD は、出力電流ＩU の向きによって決定され、ＰＷＭ
制御の搬送波（三角波）周波数をｆc とした場合、次の
ように表される。 ΔＶD ＝（Ｖd ／２）・ｆc ・ΔｔD 例えば、ｆc ＝１ＫＨZ ，ΔｔD ＝１００μsec とした
場合、 ΔＶD ＝０．１・（Ｖd ／２） となる。このバイアス電圧ΔＶD は、出力電流ＩU を制
御するとき外乱源として作用し、当該電流波形を歪ませ
る問題が残る。従来は、この外乱源を打ち消すため、Ｐ
ＷＭ制御の入力信号ｅi に出力電流の方向に応じてΔＶ
D に比例した補償電圧±ΔｅD を加えている。しかし、
完全には打ち消すことが難しく、出力電流に波形歪みが
残ってしまうのが実状である。また、この補償電圧±Δ
ｅD を加えた分だけ、ＰＷＭ制御の制御範囲が狭くな
り、結果的に、中性点クランプ式インバ―タの利用率を
低下させることになる。
フ）のとき、素子Ｓ2 とＳ4 をむだ時間ΔｔD を保ちな
がら交互にオン，オフさせた時のインバ―タ出力電圧を
示す。 ＶU(+)は出力電流ＩU が図７の矢印の方向（正
方向）に流れているときの出力電圧を、ＶU(-)は出力電
流ＩU が図７の矢印と反対方向（負方向）に流れている
ときの出力電圧を示す。むだ時間ΔｔD の間、素子Ｓ2
とＳ4 はともにオフ状態にあり、ＩU が正のときはダイ
オ―ドＤ3 ，Ｄ4 を介して電流が流れてＶU(+)＝−Ｖd
／２となり、ＩU が負のときは素子Ｓ3 を介して電流が
流れて、ＶU(-)＝０となる。すなわち、最初のゲ―ト信
号ｇ2 の通り素子Ｓ2，Ｓ4 をオン，オフさせた場合の
出力電圧をＶU とすると、図１０で説明したときと同様
に、 ＩU ＞０のとき、ＶU(+)＝ＶU −ΔＶD ＩU ＜０のとき、ＶU(-)＝ＶU ＋ΔＶＤ となる。このむだ時間Δｔ Ｄ に基づくバイアス電圧Δ
ＶD は、出力電流ＩU の向きによって決定され、ＰＷＭ
制御の搬送波（三角波）周波数をｆc とした場合、次の
ように表される。 ΔＶD ＝（Ｖd ／２）・ｆc ・ΔｔD 例えば、ｆc ＝１ＫＨZ ，ΔｔD ＝１００μsec とした
場合、 ΔＶD ＝０．１・（Ｖd ／２） となる。このバイアス電圧ΔＶD は、出力電流ＩU を制
御するとき外乱源として作用し、当該電流波形を歪ませ
る問題が残る。従来は、この外乱源を打ち消すため、Ｐ
ＷＭ制御の入力信号ｅi に出力電流の方向に応じてΔＶ
D に比例した補償電圧±ΔｅD を加えている。しかし、
完全には打ち消すことが難しく、出力電流に波形歪みが
残ってしまうのが実状である。また、この補償電圧±Δ
ｅD を加えた分だけ、ＰＷＭ制御の制御範囲が狭くな
り、結果的に、中性点クランプ式インバ―タの利用率を
低下させることになる。
【００１７】このように従来の中性点クランプ式インバ
―タのＰＷＭ制御には、直流短絡を防止するため、素子
Ｓ1 とＳ3 及び素子Ｓ2 とＳ4 のそれぞれの切換え時に
むだ時間を設けているが、このむだ時間により出力電流
が歪み、インバ―タの利用率が低下するという問題点が
ある。
―タのＰＷＭ制御には、直流短絡を防止するため、素子
Ｓ1 とＳ3 及び素子Ｓ2 とＳ4 のそれぞれの切換え時に
むだ時間を設けているが、このむだ時間により出力電流
が歪み、インバ―タの利用率が低下するという問題点が
ある。
【００１８】本発明は、以上の問題点に鑑みてなされた
もので、むだ時間をなくし、かつ直流短絡も防止できる
中性点クランプ式電力変換器の制御装置を提供すること
を目的とする。 ［発明の構成］
もので、むだ時間をなくし、かつ直流短絡も防止できる
中性点クランプ式電力変換器の制御装置を提供すること
を目的とする。 ［発明の構成］
【００１９】
【課題を解決するための手段】前記目的を達成するため
に本発明は、直列接続された４個の自己消弧素子Ｓ1，
Ｓ2 ，Ｓ3 ，Ｓ4 と、これらの各素子に逆並列接続され
るフリ―ホイリングダイオ―ドＤ1 ，Ｄ2 ，Ｄ3 ，Ｄ4
と、クランプ用ダイオ―ドＤ5 ，Ｄ6 とで構成される中
性点クランプ式電力変換器において、パルス幅変調制御
用搬送波として、１つは零とプラス側で変化する三角波
Ｘ、もう１つは零とマイナス側で変化する三角波Ｙを発
生する三角波発生手段と、前記電力変換器の出力電流或
いは出力電流に対応した信号ＩU の方向を判別する手段
と、前記ＩU が、ＩU ≧０の条件で前記下側の２つの自
己消弧素子Ｓ3 ，Ｓ4 をオフとし、ＰＷＭ制御入力信号
ｅi と前記三角波Ｘ，Ｙとを比較し、 ｅi ＞Ｘのとき、前記上側の２つの自己消弧素子Ｓ1 ，
Ｓ2 をオン Ｙ≦ｅi ≦Ｘのとき、前記上側の自己消弧素子Ｓ2 をオ
ン（Ｓ1 をオフ） ｅi ＜Ｙのとき、前記上側の２つの自己消弧素子Ｓ1 ，
Ｓ2 をオフ させるゲ―ト信号と、前記ＩU が、ＩU ＜０の条件で前
記上側の２つの自己消弧素子Ｓ1 ，Ｓ2 をオフとし、 ｅi ＞Ｘのとき、前記下側の２つの自己消弧素子Ｓ3 ，
Ｓ4 をオフ Ｙ≦ｅi ≦Ｘのとき、前記下側の自己消弧素子Ｓ3 をオ
ン（Ｓ4 をオフ） ｅi ＜Ｙのとき、前記下側の２つの自己消弧素子Ｓ3 ，
Ｓ4 をオン させるゲ―ト信号とを作る手段を具備したことを特徴と
するものである。
に本発明は、直列接続された４個の自己消弧素子Ｓ1，
Ｓ2 ，Ｓ3 ，Ｓ4 と、これらの各素子に逆並列接続され
るフリ―ホイリングダイオ―ドＤ1 ，Ｄ2 ，Ｄ3 ，Ｄ4
と、クランプ用ダイオ―ドＤ5 ，Ｄ6 とで構成される中
性点クランプ式電力変換器において、パルス幅変調制御
用搬送波として、１つは零とプラス側で変化する三角波
Ｘ、もう１つは零とマイナス側で変化する三角波Ｙを発
生する三角波発生手段と、前記電力変換器の出力電流或
いは出力電流に対応した信号ＩU の方向を判別する手段
と、前記ＩU が、ＩU ≧０の条件で前記下側の２つの自
己消弧素子Ｓ3 ，Ｓ4 をオフとし、ＰＷＭ制御入力信号
ｅi と前記三角波Ｘ，Ｙとを比較し、 ｅi ＞Ｘのとき、前記上側の２つの自己消弧素子Ｓ1 ，
Ｓ2 をオン Ｙ≦ｅi ≦Ｘのとき、前記上側の自己消弧素子Ｓ2 をオ
ン（Ｓ1 をオフ） ｅi ＜Ｙのとき、前記上側の２つの自己消弧素子Ｓ1 ，
Ｓ2 をオフ させるゲ―ト信号と、前記ＩU が、ＩU ＜０の条件で前
記上側の２つの自己消弧素子Ｓ1 ，Ｓ2 をオフとし、 ｅi ＞Ｘのとき、前記下側の２つの自己消弧素子Ｓ3 ，
Ｓ4 をオフ Ｙ≦ｅi ≦Ｘのとき、前記下側の自己消弧素子Ｓ3 をオ
ン（Ｓ4 をオフ） ｅi ＜Ｙのとき、前記下側の２つの自己消弧素子Ｓ3 ，
Ｓ4 をオン させるゲ―ト信号とを作る手段を具備したことを特徴と
するものである。
【００２０】
【作用】本発明は、中性点クランプ式電力変換器を構成
する４つの素子Ｓ1〜Ｓ4 のゲ―ト信号を出力電流ＩU
の方向によって制限することにより直流短絡を防止し、
かつ従来必要とされいてた無駄時間をなくしたものであ
る。
する４つの素子Ｓ1〜Ｓ4 のゲ―ト信号を出力電流ＩU
の方向によって制限することにより直流短絡を防止し、
かつ従来必要とされいてた無駄時間をなくしたものであ
る。
【００２１】即ち、ＩU ≧０のとき、当該出力電流ＩU
は素子Ｓ3 とＳ4 を介して流れることはないので、素子
Ｓ3 とＳ4 をオフ状態にしておく。逆に、ＩU ＜０のと
き、当該出力電流ＩU は素子Ｓ1 とＳ2 を介して流れる
ことはないので、素子Ｓ1 とＳ2 をオフ状態にしてお
く。このように、上側２つの素子が下側２つの素子のど
ちらか一対はオフ状態にあり、変換器が直流短絡するこ
とはなくなる。
は素子Ｓ3 とＳ4 を介して流れることはないので、素子
Ｓ3 とＳ4 をオフ状態にしておく。逆に、ＩU ＜０のと
き、当該出力電流ＩU は素子Ｓ1 とＳ2 を介して流れる
ことはないので、素子Ｓ1 とＳ2 をオフ状態にしてお
く。このように、上側２つの素子が下側２つの素子のど
ちらか一対はオフ状態にあり、変換器が直流短絡するこ
とはなくなる。
【００２２】従来の制御装置では、素子Ｓ1 とＳ3 を同
時にオンさせないようにむだ時間を設けていたが、本発
明によれば、ＩU ≧０のとき、素子Ｓ3 は常にオン状態
にあり、素子Ｓ1 のゲ―ト信号にむだ時間を設ける必要
がなくなる。また、ＩU ＜０のとき、素子Ｓ1 は常にオ
フとなっており、やはり、素子Ｓ3 のゲ―ト信号にむだ
時間を設ける必要もない。同様に素子Ｓ2 とＳ4 の間で
むだ時間を設ける必要もなくなる。
時にオンさせないようにむだ時間を設けていたが、本発
明によれば、ＩU ≧０のとき、素子Ｓ3 は常にオン状態
にあり、素子Ｓ1 のゲ―ト信号にむだ時間を設ける必要
がなくなる。また、ＩU ＜０のとき、素子Ｓ1 は常にオ
フとなっており、やはり、素子Ｓ3 のゲ―ト信号にむだ
時間を設ける必要もない。同様に素子Ｓ2 とＳ4 の間で
むだ時間を設ける必要もなくなる。
【００２３】即ち、本発明によれば、ＰＷＭ制御の入力
信号ｅi と三角波ＸまたはＹと比較して得られた信号
を、素子Ｓ1 〜Ｓ4 のゲ―ト信号として直接用いること
ができるようになり、出力電圧は前記入力信号ｅi に比
例した値が得られ、歪みのない出力電流に制御出来るよ
うになる。また、むだ時間に伴う変換器の利用率低下も
なくなり、従来の問題点を解決することができる。
信号ｅi と三角波ＸまたはＹと比較して得られた信号
を、素子Ｓ1 〜Ｓ4 のゲ―ト信号として直接用いること
ができるようになり、出力電圧は前記入力信号ｅi に比
例した値が得られ、歪みのない出力電流に制御出来るよ
うになる。また、むだ時間に伴う変換器の利用率低下も
なくなり、従来の問題点を解決することができる。
【００２４】
【実施例】図１は、本発明の中性点クランプ式インバ―
タの制御装置を説明するための主回路構成図および制御
装置のブロック図の一実施例を示す。
タの制御装置を説明するための主回路構成図および制御
装置のブロック図の一実施例を示す。
【００２５】図中、Ｖd1，Ｖd2は直流電源、Ｓ1 ，
Ｓ2 ，Ｓ3 ，Ｓ4 は自己消弧素子、Ｄ1Ｄ2 ，Ｄ3 ，Ｄ
4 はフリ―ホイリングダイオ―ド、Ｄ5 ，Ｄ6 はクラン
プ用ダイオ―ド、ＬＯＡＤは負荷、ＣＴU は電流検出器
である。又、制御回路として、比較器ＣU ，Ｃ1 ，
Ｃ2 、電流制御補償回路ＧU (s) 、三角波発生器ＴＲ
Ｇ、シュミット回路ＳＨ1 ，ＳＨ2 、ヒステリシス回路
ＨＳ、反転器ＩＶ〜ＩＶ3 、論理積回路ＡＮＤ1 〜ＡＮ
Ｄ4 が設けられている。この図は１相分（Ｕ相分）のみ
を示しているが、３相負荷の場合、他の２相（Ｖ相，Ｗ
相）も同様に構成される。
Ｓ2 ，Ｓ3 ，Ｓ4 は自己消弧素子、Ｄ1Ｄ2 ，Ｄ3 ，Ｄ
4 はフリ―ホイリングダイオ―ド、Ｄ5 ，Ｄ6 はクラン
プ用ダイオ―ド、ＬＯＡＤは負荷、ＣＴU は電流検出器
である。又、制御回路として、比較器ＣU ，Ｃ1 ，
Ｃ2 、電流制御補償回路ＧU (s) 、三角波発生器ＴＲ
Ｇ、シュミット回路ＳＨ1 ，ＳＨ2 、ヒステリシス回路
ＨＳ、反転器ＩＶ〜ＩＶ3 、論理積回路ＡＮＤ1 〜ＡＮ
Ｄ4 が設けられている。この図は１相分（Ｕ相分）のみ
を示しているが、３相負荷の場合、他の２相（Ｖ相，Ｗ
相）も同様に構成される。
【００２６】Ｕ相の負荷電流ＩU を電流検出器ＣＴU に
より検出し、電流制御回路の比較器ＣU に入力する。比
較器ＣU は電流指令値ＩU * と電流検出値ＩU とを比較
し、偏差εU ＝ＩU * −ＩU を求める。当該偏差εU を
次の制御補償回路ＧU (s) で増幅し、ＰＷＭ制御の入力
信号ｅi とする。
より検出し、電流制御回路の比較器ＣU に入力する。比
較器ＣU は電流指令値ＩU * と電流検出値ＩU とを比較
し、偏差εU ＝ＩU * −ＩU を求める。当該偏差εU を
次の制御補償回路ＧU (s) で増幅し、ＰＷＭ制御の入力
信号ｅi とする。
【００２７】三角波発生器ＴＲＧは２つの三角波Ｘ，Ｙ
を発生し、比較器Ｃ1 ，Ｃ2 に入力する。比較器Ｃ1 は
三角波Ｘと前記入力信号ｅi を比較しシュミット回路Ｓ
Ｈ1を介して素子素子Ｓ1 とＳ3 のためのゲ―ト信号ｇ
1 を作る。又、比較器Ｃ2 は三角波Ｙと前記入力信号ｅ
i を比較し、シュミット回路ＳＨ2 を介して素子Ｓ2と
Ｓ4 のためのゲ―ト信号ｇ2 を作る。ヒステリシス回路
ＨＳはインバ―タの出力電流ＩU の方向を検出するもの
で、その出力ｓｉｇは次のようになる。 ＩU ≧０のとき、ｓｉｇ＝１ ＩU ＜０のとき、ｓｉｇ＝０
を発生し、比較器Ｃ1 ，Ｃ2 に入力する。比較器Ｃ1 は
三角波Ｘと前記入力信号ｅi を比較しシュミット回路Ｓ
Ｈ1を介して素子素子Ｓ1 とＳ3 のためのゲ―ト信号ｇ
1 を作る。又、比較器Ｃ2 は三角波Ｙと前記入力信号ｅ
i を比較し、シュミット回路ＳＨ2 を介して素子Ｓ2と
Ｓ4 のためのゲ―ト信号ｇ2 を作る。ヒステリシス回路
ＨＳはインバ―タの出力電流ＩU の方向を検出するもの
で、その出力ｓｉｇは次のようになる。 ＩU ≧０のとき、ｓｉｇ＝１ ＩU ＜０のとき、ｓｉｇ＝０
【００２８】反転器ＩＶ1 〜ＩＶ3 及び論理積回路ＡＮ
Ｄ1 〜ＡＮＤ4 を介して、次の論理演算を行ない、素子
Ｓ1 〜Ｓ4 のゲ―ト信号ｇs1〜ｇs4を求める。即ち、 となる。図２は、本発明の動作を説明するためのタイム
チャ―ト図である。
Ｄ1 〜ＡＮＤ4 を介して、次の論理演算を行ない、素子
Ｓ1 〜Ｓ4 のゲ―ト信号ｇs1〜ｇs4を求める。即ち、 となる。図２は、本発明の動作を説明するためのタイム
チャ―ト図である。
【００２９】ＰＷＭ制御の搬送波Ｘは０〜＋ＥMAX の間
で変化する一定周波数の三角波である。又、搬送波Ｙは
０〜−ＥMAX の間で変化する一定周波数の三角波で、搬
送波Ｘと同相になっている。ＰＷＭ制御入力信号ｅi と
前記三角波Ｘ，Ｙとを比較し、信号ｇ1 ，ｇ2 を作る。
即ち、 ｅi ＞Ｘのとき、ｇ1 ＝１ ｅi ≦Ｘのとき、ｇ1 ＝０ ｅi ＜Ｙのとき、ｇ2 ＝１ ｅi ≧Ｙのとき、ｇ2 ＝０ となる。
で変化する一定周波数の三角波である。又、搬送波Ｙは
０〜−ＥMAX の間で変化する一定周波数の三角波で、搬
送波Ｘと同相になっている。ＰＷＭ制御入力信号ｅi と
前記三角波Ｘ，Ｙとを比較し、信号ｇ1 ，ｇ2 を作る。
即ち、 ｅi ＞Ｘのとき、ｇ1 ＝１ ｅi ≦Ｘのとき、ｇ1 ＝０ ｅi ＜Ｙのとき、ｇ2 ＝１ ｅi ≧Ｙのとき、ｇ2 ＝０ となる。
【００３０】また、インバ―タの出力電流ＩU が破線の
ように変化した場合、ヒステリシス回路ＨＳの出力ｓｉ
ｇは、ａ点で「０」から「１」に、また、ｂ点で「１」
から「０」になる。素子Ｓ1 のケ―ト信号ｇs1は、ｓｉ
ｇ＝１（ＩU ≧０）のとき、ｇs1＝ｇ1 となり素子Ｓ1
をオン，オフし、ｓｉｇ＝０（ＩU ＜０）のとき、ｇs1
＝０となり素子Ｓ1 をオフする。素子Ｓ2 のケ―ト信号
ｇs2は、 ｓｉｇ＝０（ＩU ＜０）のとき、ｇs2＝０となり素子Ｓ
2 をオフする。素子Ｓ3 のケ―ト信号ｇs3は、 ｓｉｇ＝１（ＩU ≧０）のとき、ｇs3＝０となり素子Ｓ
3 をオフする。素子Ｓ4 のゲ―ト信号ｇs4は、ｓｉｇ＝
０（ＩU ＜０）のとき、ｇs4＝ｇ2 となり素子Ｓ4 をオ
ン，オフし、ｓｉｇ＝１（ＩU ≧０）のとき、ｇs4＝０
となり素子Ｓ4 をオフする。
ように変化した場合、ヒステリシス回路ＨＳの出力ｓｉ
ｇは、ａ点で「０」から「１」に、また、ｂ点で「１」
から「０」になる。素子Ｓ1 のケ―ト信号ｇs1は、ｓｉ
ｇ＝１（ＩU ≧０）のとき、ｇs1＝ｇ1 となり素子Ｓ1
をオン，オフし、ｓｉｇ＝０（ＩU ＜０）のとき、ｇs1
＝０となり素子Ｓ1 をオフする。素子Ｓ2 のケ―ト信号
ｇs2は、 ｓｉｇ＝０（ＩU ＜０）のとき、ｇs2＝０となり素子Ｓ
2 をオフする。素子Ｓ3 のケ―ト信号ｇs3は、 ｓｉｇ＝１（ＩU ≧０）のとき、ｇs3＝０となり素子Ｓ
3 をオフする。素子Ｓ4 のゲ―ト信号ｇs4は、ｓｉｇ＝
０（ＩU ＜０）のとき、ｇs4＝ｇ2 となり素子Ｓ4 をオ
ン，オフし、ｓｉｇ＝１（ＩU ≧０）のとき、ｇs4＝０
となり素子Ｓ4 をオフする。
【００３１】即ち、ＩU ≧０のときは、下側の素子Ｓ3
とＳ4 はオフ状態となり、上側の素子Ｓ1 とＳ2 が元の
信号ｇ1 ，ｇ2 に従ってオン，オフ動作することにより
ＰＷＭ制御を行っている。
とＳ4 はオフ状態となり、上側の素子Ｓ1 とＳ2 が元の
信号ｇ1 ，ｇ2 に従ってオン，オフ動作することにより
ＰＷＭ制御を行っている。
【００３２】また、ＩU ＜０のときは、上側の素子Ｓ1
とＳ2 はオフ状態となり、下側の素子Ｓ3 とＳ4 が元の
信号ｇ1 ，ｇ2 に従ってオン，オフ動作することにより
ＰＷＭ制御を行っている。
とＳ2 はオフ状態となり、下側の素子Ｓ3 とＳ4 が元の
信号ｇ1 ，ｇ2 に従ってオン，オフ動作することにより
ＰＷＭ制御を行っている。
【００３３】従って、従来のむだ時間ΔｔD は必要なく
なり、インバ―タの出力電圧ＶU はＰＷＭ制御の三角波
Ｘ，Ｙと入力信号ｅiを比較して求めた元の信号ｇ1 ，
ｇ2に従った波形となり、その平均値は当該入力信号ｅ
i に比例した値となる。
なり、インバ―タの出力電圧ＶU はＰＷＭ制御の三角波
Ｘ，Ｙと入力信号ｅiを比較して求めた元の信号ｇ1 ，
ｇ2に従った波形となり、その平均値は当該入力信号ｅ
i に比例した値となる。
【００３４】図３は本発明の別の実施例を示す制御回路
の構成図で、図中、ＭＭ1 ，ＭＭ2はモノマルチ回路、
ＡＮＤ1 〜ＡＮＤ9 は論理積回路、ＭＴ1 〜ＭＴ4 は最
小オン時間設定回路、ＯＲ1 ，ＯＲ2 は論理和回路であ
る。他の記号は図１に示した記号に準ずる。また、図４
は図３の最小オン時間設定回路の具体的な回路例を示す
もので、ＭＭ11はモノマルチ回路、ＯＲ11は論理和回路
である。図５及び図６は、図３の制御回路の動作説明を
行なうためのタイムチャ―ト図である。以下この図５及
び図６を参照しながら、図３，図４の説明を行なう。
の構成図で、図中、ＭＭ1 ，ＭＭ2はモノマルチ回路、
ＡＮＤ1 〜ＡＮＤ9 は論理積回路、ＭＴ1 〜ＭＴ4 は最
小オン時間設定回路、ＯＲ1 ，ＯＲ2 は論理和回路であ
る。他の記号は図１に示した記号に準ずる。また、図４
は図３の最小オン時間設定回路の具体的な回路例を示す
もので、ＭＭ11はモノマルチ回路、ＯＲ11は論理和回路
である。図５及び図６は、図３の制御回路の動作説明を
行なうためのタイムチャ―ト図である。以下この図５及
び図６を参照しながら、図３，図４の説明を行なう。
【００３５】図５は図２のタイムチャ―トのｂ点を拡大
したもので、出力電流ＩU の方向がｂ点で正から負に切
り替る。信号ｓｉｇが「１」から「０」に移るタイミン
グで図３のモノマルチ回路ＭＭ1 をトリガしその出力ｍ
1 を時間Δｔ1 の間「０」にする。ｂ点付近では、ｇ1
＝０となっており、ｇ2 はｂ点より時間ψだけ前に
「０」から「１」に切り替っている。ｓｉｇ＝１（ＩU
≧０）のとき、信号ｇ1 ，ｇ2 に関係なくｇs3，ｇs4は
０となり、素子Ｓ3 とＳ4 はオフとなる。 ψだけ前にオンからオフに切り替る。ｂ点でｓｉｇが
「１」から「０」にに切り替ると、信号ｇ1 ，ｇ2 に関
係なくｇs1，ｇs2は「０」となり、素子Ｓ1 ，Ｓ2 はオ
フとなる。 即ち、この場合、素子Ｓ2 にオフ信号が与えられてから
時間ψ後に素子Ｓ3 とＳ4 にオン信号が与えられること
になる。
したもので、出力電流ＩU の方向がｂ点で正から負に切
り替る。信号ｓｉｇが「１」から「０」に移るタイミン
グで図３のモノマルチ回路ＭＭ1 をトリガしその出力ｍ
1 を時間Δｔ1 の間「０」にする。ｂ点付近では、ｇ1
＝０となっており、ｇ2 はｂ点より時間ψだけ前に
「０」から「１」に切り替っている。ｓｉｇ＝１（ＩU
≧０）のとき、信号ｇ1 ，ｇ2 に関係なくｇs3，ｇs4は
０となり、素子Ｓ3 とＳ4 はオフとなる。 ψだけ前にオンからオフに切り替る。ｂ点でｓｉｇが
「１」から「０」にに切り替ると、信号ｇ1 ，ｇ2 に関
係なくｇs1，ｇs2は「０」となり、素子Ｓ1 ，Ｓ2 はオ
フとなる。 即ち、この場合、素子Ｓ2 にオフ信号が与えられてから
時間ψ後に素子Ｓ3 とＳ4 にオン信号が与えられること
になる。
【００３６】一般に、インバ―タを構成するスイッチン
グ素子Ｓ1 〜Ｓ4 はオフ信号が与えられてもすぐにタ―
ンオフすることはできず、一定の遅れ時間がある。素子
がタ―オンするときも同様に遅れ時間があるが、一般に
はタ―ンオフ時間の方がタ―ンオン時間より長い。この
ため、時間ψが素子Ｓ2 のタ―オフ時間より短い場合、
ｂ点付近で、素子Ｓ2 がオフする前に素子Ｓ3 ，Ｓ4 が
オンし、図１の直流電源Ｖd2をダイオ―ドＤ5 ―素子Ｓ
2 ―素子Ｓ3 ―素子Ｓ4 の経路で短絡してしまう。これ
により、過大な電流が流れ、素子を壊してしまう。
グ素子Ｓ1 〜Ｓ4 はオフ信号が与えられてもすぐにタ―
ンオフすることはできず、一定の遅れ時間がある。素子
がタ―オンするときも同様に遅れ時間があるが、一般に
はタ―ンオフ時間の方がタ―ンオン時間より長い。この
ため、時間ψが素子Ｓ2 のタ―オフ時間より短い場合、
ｂ点付近で、素子Ｓ2 がオフする前に素子Ｓ3 ，Ｓ4 が
オンし、図１の直流電源Ｖd2をダイオ―ドＤ5 ―素子Ｓ
2 ―素子Ｓ3 ―素子Ｓ4 の経路で短絡してしまう。これ
により、過大な電流が流れ、素子を壊してしまう。
【００３７】そこで、図３に示すように、信号ｓｉｇの
立ち上りで動作するモノマルチ回路ＭＭ1 と信号ｓｉｇ
の立ち下りで動作するモノマルチ回路ＭＭ2 を用意し、
それらの出力信号ｍ1 ，ｍ2 を論理積回路ＡＮＤ5 によ
り論理積を取り、ｍ3 ＝ｍ1 ・ｍ2 として、次の論理積
回路ＡＮＤ6 〜ＡＮＤ9 に入力する。
立ち上りで動作するモノマルチ回路ＭＭ1 と信号ｓｉｇ
の立ち下りで動作するモノマルチ回路ＭＭ2 を用意し、
それらの出力信号ｍ1 ，ｍ2 を論理積回路ＡＮＤ5 によ
り論理積を取り、ｍ3 ＝ｍ1 ・ｍ2 として、次の論理積
回路ＡＮＤ6 〜ＡＮＤ9 に入力する。
【００３８】図５に示すようにモノマルチ回路ＭＭ1 ，
ＭＭ2 の出力信号ｍ1 ，ｍ2 はΔｔ1 の時間だけ「０」
となる。論理積回路ＡＮＤ6 〜ＡＮＤ9 は論理積回路Ａ
ＮＤ1 〜ＡＮＤ4 の出力信号ｇs1〜ｇs4と前記信号ｍ3
の論理積をとるもので、図５のの場合、ｂ点でモノマル
チ回路ＭＭ1 が動作し、全ての素子Ｓ1 〜Ｓ4をΔｔ1
の期間だけオフさせる。この結果、素子Ｓ3 ，Ｓ4 のゲ
―ト信号 ｇs3，ｇs4はそれぞれ破線のようにｇs31 ，
ｇs41 となる。モノマルチ回路ＭＭ1 ，ＭＭ2 の設定時
間Δｔ1 を素子のタ―ンオフ時間より長くすれば、前述
の直流短絡を防止することができる。図６は図２のｂ´
点で電流の方向が変化した場合を想定して、その付近を
拡大したものである。
ＭＭ2 の出力信号ｍ1 ，ｍ2 はΔｔ1 の時間だけ「０」
となる。論理積回路ＡＮＤ6 〜ＡＮＤ9 は論理積回路Ａ
ＮＤ1 〜ＡＮＤ4 の出力信号ｇs1〜ｇs4と前記信号ｍ3
の論理積をとるもので、図５のの場合、ｂ点でモノマル
チ回路ＭＭ1 が動作し、全ての素子Ｓ1 〜Ｓ4をΔｔ1
の期間だけオフさせる。この結果、素子Ｓ3 ，Ｓ4 のゲ
―ト信号 ｇs3，ｇs4はそれぞれ破線のようにｇs31 ，
ｇs41 となる。モノマルチ回路ＭＭ1 ，ＭＭ2 の設定時
間Δｔ1 を素子のタ―ンオフ時間より長くすれば、前述
の直流短絡を防止することができる。図６は図２のｂ´
点で電流の方向が変化した場合を想定して、その付近を
拡大したものである。
【００３９】ｂ´点でモノマルチ回路ＭＭ1 が動作し、
Δｔ1 だけ全ての素子をオフさせるようにゲ―ト信号ｇ
s11 ，ｇs21 ，ｇs31 ，ｇs41 が与えられる。この結
果、素子Ｓ1 のゲ―ト信号ｇs11 のオン期間が幅が狭く
なり素子の最小オン時間ΔｔONを満足できなくなる。
Δｔ1 だけ全ての素子をオフさせるようにゲ―ト信号ｇ
s11 ，ｇs21 ，ｇs31 ，ｇs41 が与えられる。この結
果、素子Ｓ1 のゲ―ト信号ｇs11 のオン期間が幅が狭く
なり素子の最小オン時間ΔｔONを満足できなくなる。
【００４０】一般に、大容量のインバ―タでは、自己消
弧素子としてＧＴＯ（ゲ―トタ―ンオフサイリスタ）な
どが使われ、タ―ンオフ時の過電圧を抑制するためスナ
バ回路が設置される。このスナバ回路コンデンサの電圧
を初期化する（放電させる）ため、ＧＴＯをオンさせた
時、一定時間（最小オン時間：例えば１００マイクロ秒
程度）オン状態を維持しなければならない。このスナバ
コンデンサの電圧が十分低くならない内に再び素子をオ
フすると当該コンデンサ電圧が異常に高くなり、素子に
過電圧が印加され、素子を壊してしまう。
弧素子としてＧＴＯ（ゲ―トタ―ンオフサイリスタ）な
どが使われ、タ―ンオフ時の過電圧を抑制するためスナ
バ回路が設置される。このスナバ回路コンデンサの電圧
を初期化する（放電させる）ため、ＧＴＯをオンさせた
時、一定時間（最小オン時間：例えば１００マイクロ秒
程度）オン状態を維持しなければならない。このスナバ
コンデンサの電圧が十分低くならない内に再び素子をオ
フすると当該コンデンサ電圧が異常に高くなり、素子に
過電圧が印加され、素子を壊してしまう。
【００４１】図６の場合、素子Ｓ1 のオン期間が短いた
め、スナバコンデンサの放電が十分お行われず、素子Ｓ
1 が過電圧で壊れる危険がある。そこで、図３ではゲ―
ト信号ｇs11 ，ｇs21 ，ｇs31 ，ｇs41 を最小オン時間
設定回路ＭＴ1 〜ＭＴ4 を介して、信号ｇs12 ，
ｇs22 ，ｇs32 ，ｇs42 としている。
め、スナバコンデンサの放電が十分お行われず、素子Ｓ
1 が過電圧で壊れる危険がある。そこで、図３ではゲ―
ト信号ｇs11 ，ｇs21 ，ｇs31 ，ｇs41 を最小オン時間
設定回路ＭＴ1 〜ＭＴ4 を介して、信号ｇs12 ，
ｇs22 ，ｇs32 ，ｇs42 としている。
【００４２】最小オン時間設定回路ＭＴ1 の具体的回路
例を図４に示す。モノマルチ回路ＭＭ11は信号ｇs11 の
立ち上りで動作し、時間Δｔ11だけ「１」となる。論理
和回路ＯＲ11により、モノマルチ回路ＭＭ11の出力信号
ｍ11と論理積回路ＡＮＤ6 の出力信号ｇs11 との論理和
をとり、図６の破線で示した信号ｇs12 が得られる。設
定時間Δｔ11を前述の最小オン時間ΔｔONより少し長く
することにより、スナバコンデンサの電圧を十分に放電
させことができ、過電圧が発生することる。
例を図４に示す。モノマルチ回路ＭＭ11は信号ｇs11 の
立ち上りで動作し、時間Δｔ11だけ「１」となる。論理
和回路ＯＲ11により、モノマルチ回路ＭＭ11の出力信号
ｍ11と論理積回路ＡＮＤ6 の出力信号ｇs11 との論理和
をとり、図６の破線で示した信号ｇs12 が得られる。設
定時間Δｔ11を前述の最小オン時間ΔｔONより少し長く
することにより、スナバコンデンサの電圧を十分に放電
させことができ、過電圧が発生することる。
【００４３】しかし、ここで問題点がもう１つ残る。即
ち、素子Ｓ1 のオン時間を前述のように長くした場合、
図６のδの期間で、素子Ｓ1 がオンで素子Ｓ2 がオフに
なる。このδの期間、図１のインバ―タの出力電流Ｉu
の向が図の矢印方向に流れていた場合、素子Ｓ2 がオフ
しているため電流ＩU ばダイオ―ドＤ3 ，Ｄ4 を介して
ながれ、素子Ｓ2 のカソ―ド側端子は直流電源Ｖd2の負
側に接続され、かつ素子Ｓ1 がオンしているため、素子
Ｓ2 のアノ―ド側端子は直流電源Ｖd1の正側に接続され
る。故に、素子Ｓ2 に直流全電圧Ｖd ＝Ｖd1＋Ｖd2が印
加され、過電圧により素子Ｓ2 を壊すことになる。
ち、素子Ｓ1 のオン時間を前述のように長くした場合、
図６のδの期間で、素子Ｓ1 がオンで素子Ｓ2 がオフに
なる。このδの期間、図１のインバ―タの出力電流Ｉu
の向が図の矢印方向に流れていた場合、素子Ｓ2 がオフ
しているため電流ＩU ばダイオ―ドＤ3 ，Ｄ4 を介して
ながれ、素子Ｓ2 のカソ―ド側端子は直流電源Ｖd2の負
側に接続され、かつ素子Ｓ1 がオンしているため、素子
Ｓ2 のアノ―ド側端子は直流電源Ｖd1の正側に接続され
る。故に、素子Ｓ2 に直流全電圧Ｖd ＝Ｖd1＋Ｖd2が印
加され、過電圧により素子Ｓ2 を壊すことになる。
【００４４】この問題を解決するため、本発明では、図
３に示すように論理和回路 ＯＲ1，ＯＲ2 を設けてい
る。即ち、素子Ｓ1 のゲ―ト信号ｇs11 が「１」のと
き、論理和回路ＯＲ1 により、素子Ｓ2 も「１」になる
ようにし、直流全電圧が素子Ｓ2 に印加されるのを防止
している。これを図６で説明すると、素子Ｓ1 のゲ―ト
信号ｇs11 がｇs12 のようにオン期間が広げられた場
合、素子Ｓ2 ゲ―ト信号ｇs21 もｇs22 （破線で示す）
のようにオン期間を広げることにより前述の直流全電圧
が素子Ｓ2 に印加されるモ―ドをなくしている。上側２
つの素子Ｓ1 ，Ｓ2がオンのとき、下側２つの素子
Ｓ3 ，Ｓ4 は必ずオフとなっているため、直流電源を短
絡することはない。
３に示すように論理和回路 ＯＲ1，ＯＲ2 を設けてい
る。即ち、素子Ｓ1 のゲ―ト信号ｇs11 が「１」のと
き、論理和回路ＯＲ1 により、素子Ｓ2 も「１」になる
ようにし、直流全電圧が素子Ｓ2 に印加されるのを防止
している。これを図６で説明すると、素子Ｓ1 のゲ―ト
信号ｇs11 がｇs12 のようにオン期間が広げられた場
合、素子Ｓ2 ゲ―ト信号ｇs21 もｇs22 （破線で示す）
のようにオン期間を広げることにより前述の直流全電圧
が素子Ｓ2 に印加されるモ―ドをなくしている。上側２
つの素子Ｓ1 ，Ｓ2がオンのとき、下側２つの素子
Ｓ3 ，Ｓ4 は必ずオフとなっているため、直流電源を短
絡することはない。
【００４５】このことは、素子Ｓ3 とＳ4 にも当てはま
り、論理和回路ＯＲ2 によって素子Ｓ4 がオンの時は必
ず素子Ｓ3 もオンになるようにして素子Ｓ3 に直流全電
圧Ｖd が印加されるのを防いでいる。この時、上側２つ
の素子Ｓ1 ，Ｓ2 はオフとなっているので、直流電源を
短絡することはない。
り、論理和回路ＯＲ2 によって素子Ｓ4 がオンの時は必
ず素子Ｓ3 もオンになるようにして素子Ｓ3 に直流全電
圧Ｖd が印加されるのを防いでいる。この時、上側２つ
の素子Ｓ1 ，Ｓ2 はオフとなっているので、直流電源を
短絡することはない。
【００４６】以上のように、本発明の中性点クランプ式
インバ―タの制御装置によれば、インバ―タの出力電流
の方向により上側２つの素子或いは下側２つの素子のど
ちらかをオフ状態にして直流電源を短絡するモ―ドをな
くしており、従来不可欠とされていたむだ時間をなくし
いる。これにより、変換器の利用率が向上し、装置の小
形軽量化あるいはコスト低減を図ることができるように
なる。また、むだ時間に伴なう電流制御系への外乱がな
くなり、歪みのない正弦波電流を負荷に供給できる。
インバ―タの制御装置によれば、インバ―タの出力電流
の方向により上側２つの素子或いは下側２つの素子のど
ちらかをオフ状態にして直流電源を短絡するモ―ドをな
くしており、従来不可欠とされていたむだ時間をなくし
いる。これにより、変換器の利用率が向上し、装置の小
形軽量化あるいはコスト低減を図ることができるように
なる。また、むだ時間に伴なう電流制御系への外乱がな
くなり、歪みのない正弦波電流を負荷に供給できる。
【００４７】図１の装置では、出力電流の方向を判断す
るのに、実際の電流ＩU を検出し、それを用いて方向の
判定を行なっている。この場合、出力電流にリプルがあ
る時は零点付近で、頻繁に正負が切り換えられ、その判
定が難しくなる。
るのに、実際の電流ＩU を検出し、それを用いて方向の
判定を行なっている。この場合、出力電流にリプルがあ
る時は零点付近で、頻繁に正負が切り換えられ、その判
定が難しくなる。
【００４８】インバ―タの出力電流を制御する場合、そ
の電流基準信号ＩU * を用いて出力電流の方向を判定す
るのがよい。即ち、電流基準ＩU * にはリプルがなく、
零点の判定が楽に行なえ、特に、電流制御によりＩU ＝
ＩU * になっていると考えれば、方向の判定誤差はわず
かとなる。多少位相がずれたとしても、電流制御波形が
若干歪む程度で、素子を壊す恐れはない。 以上の説明
はＵ相分のインバ―タについて述べたが、Ｖ相，Ｗ相も
同様に制御され、従来の問題点は解決される。また、３
相３線式の負荷にも同様に適用されることは言うまでも
ない。更に、搬送波Ｘ，Ｙの周波数は一定として説明し
たが、両者の位相が一致していれば、周波数を変えても
同様に適用できることは言うまでもない。
の電流基準信号ＩU * を用いて出力電流の方向を判定す
るのがよい。即ち、電流基準ＩU * にはリプルがなく、
零点の判定が楽に行なえ、特に、電流制御によりＩU ＝
ＩU * になっていると考えれば、方向の判定誤差はわず
かとなる。多少位相がずれたとしても、電流制御波形が
若干歪む程度で、素子を壊す恐れはない。 以上の説明
はＵ相分のインバ―タについて述べたが、Ｖ相，Ｗ相も
同様に制御され、従来の問題点は解決される。また、３
相３線式の負荷にも同様に適用されることは言うまでも
ない。更に、搬送波Ｘ，Ｙの周波数は一定として説明し
たが、両者の位相が一致していれば、周波数を変えても
同様に適用できることは言うまでもない。
【００４９】又、以上の実施例は説明を分り易くするた
め、ハ―ドウェアの制御ブロック図として表したが、マ
イクロコンピュ―タ等を用いて本発明をソフトウェアに
よる演算で行なうことができることは言うまでもない。
め、ハ―ドウェアの制御ブロック図として表したが、マ
イクロコンピュ―タ等を用いて本発明をソフトウェアに
よる演算で行なうことができることは言うまでもない。
【００５０】以上は直流電力を交流電力に変換するイン
バ―タについて説明したが、交流電力を直流電力に変換
するコンバ―タについても同様に適用することができる
ことは言うまでもない。
バ―タについて説明したが、交流電力を直流電力に変換
するコンバ―タについても同様に適用することができる
ことは言うまでもない。
【００５１】
【発明の効果】以上説明のように、本発明の中性点クラ
ンプ式電力変換器の制御装置によれば、従来必要とされ
ていた、むだ時間を設けることなく直流電源短絡を防止
することが可能となる。そのため、変換器の利用率が向
上し、装置の小形軽量化あるいはコスト低減が図られ
る、又、むだ時間に伴なう電流制御系への外乱がなくな
り、歪みのない正弦波電流を負荷に供給できる中性点ク
ランプ式電力変換器の制御装置を提供することができ
る。
ンプ式電力変換器の制御装置によれば、従来必要とされ
ていた、むだ時間を設けることなく直流電源短絡を防止
することが可能となる。そのため、変換器の利用率が向
上し、装置の小形軽量化あるいはコスト低減が図られ
る、又、むだ時間に伴なう電流制御系への外乱がなくな
り、歪みのない正弦波電流を負荷に供給できる中性点ク
ランプ式電力変換器の制御装置を提供することができ
る。
【図１】本発明の中性点クランプ式電力変換器の制御装
置の一実施例を示す主回路の構成図と制御装置のブロッ
ク図。
置の一実施例を示す主回路の構成図と制御装置のブロッ
ク図。
【図２】本発明の動作を説明するためのタイムチャ―ト
図。
図。
【図３】本発明の他の実施例を示す制御ブロック図。
【図４】［図３］の一部詳細回路図。
【図５】［図３］に示す変発明の他の実施例の動作を説
明するためのタイムチャ―ト図。
明するためのタイムチャ―ト図。
【図６】［図３］に示す変発明の他の実施例の動作を説
明するためのタイムチャ―ト図。
明するためのタイムチャ―ト図。
【図７】中性点クランプ式電力変換器の主回路の構成図
と従来の制御装置のロック図。
と従来の制御装置のロック図。
【図８】従来の制御装置による動作を説明するためのタ
イムチャ―ト図。
イムチャ―ト図。
【図９】従来の制御装置による動作を説明するためのタ
イムチャ―ト図。
イムチャ―ト図。
【図１０】従来の制御装置による動作を説明するための
タイムチャ―ト図。
タイムチャ―ト図。
Ｖd1，Ｖd2…直流電源、Ｓ1 〜Ｓ4 …自己消弧素子、Ｄ
1 〜Ｄ4 …フリ―ホイリングダイオ―ド、Ｄ5 ，Ｄ6 …
クランプ用ダイオ―ド、ＬＯＡＤ…負荷、ＣＴU…電流
検出器、ＣU ，Ｃ1 ，Ｃ2 ，Ｃ3 …比較器、ＧU (s) …
電流制御補償回路、ＴＲＧ…三角波発生器、ＳＨ1 ，Ｓ
Ｈ2 ，ＳＨ3 …シュミット回路、ＨＳ…ヒステリシス回
路、ＩＶ1 〜ＩＶ3…反転回路、ＡＮＤ1 〜ＡＮＤ9 …
論理積回路、ＭＭ1 ，ＭＭ2 ，ＭＭ11…モノマルチ回
路、ＭＴ1 〜ＭＴ4 …最小オン時間設定回路、ＯＲ1 ，
ＯＲ2 ，ＯＲ11…論理和回路。
1 〜Ｄ4 …フリ―ホイリングダイオ―ド、Ｄ5 ，Ｄ6 …
クランプ用ダイオ―ド、ＬＯＡＤ…負荷、ＣＴU…電流
検出器、ＣU ，Ｃ1 ，Ｃ2 ，Ｃ3 …比較器、ＧU (s) …
電流制御補償回路、ＴＲＧ…三角波発生器、ＳＨ1 ，Ｓ
Ｈ2 ，ＳＨ3 …シュミット回路、ＨＳ…ヒステリシス回
路、ＩＶ1 〜ＩＶ3…反転回路、ＡＮＤ1 〜ＡＮＤ9 …
論理積回路、ＭＭ1 ，ＭＭ2 ，ＭＭ11…モノマルチ回
路、ＭＴ1 〜ＭＴ4 …最小オン時間設定回路、ＯＲ1 ，
ＯＲ2 ，ＯＲ11…論理和回路。
Claims (4)
- 【請求項１】 直列接続された４個の自己消弧素子Ｓ
1 ，Ｓ2，Ｓ3 ，Ｓ4と、これらの各素子に逆並列接続さ
れるフリ―ホイリングダイオ―ドＤ1 ，Ｄ2，Ｄ3 ，Ｄ4
と、クランプ用ダイオ―ドＤ5 ，Ｄ6 とで構成される
中性点クランプ式電力変換器において、パルス幅変調制
御用搬送波として、１つは零とプラス側で変化する三角
波Ｘ、もう１つは零とマイナス側で変化する三角波Ｙを
発生する三角波発生手段と、前記電力変換器の出力電流
或いは出力電流に対応した信号ＩU の方向を判別する手
段と、前記ＩU が、ＩU ≧０の条件で前記下側の２つの
自己消弧素子Ｓ3 ，Ｓ4 をオフとし、ＰＷＭ制御入力信
号ｅi と前記三角波Ｘ，Ｙとを比較し、 ｅi ＞Ｘのとき、前記上側の２つの自己消弧素子Ｓ1 ，
Ｓ2 をオン Ｙ≦ｅi ≦Ｘのとき、前記上側の自己消弧素子Ｓ2 をオ
ン（Ｓ1 をオフ） ｅi ＜Ｙのとき、前記上側の２つの自己消弧素子Ｓ1 ，
Ｓ2 をオフ させるゲ―ト信号と、前記ＩU が、ＩU ＜０の条件で前
記上側の２つの自己消弧素子Ｓ1 ，Ｓ2 をオフとし、 ｅi ＞Ｘのとき、前記下側の２つの自己消弧素子Ｓ3 ，
Ｓ4 をオフ Ｙ≦ｅi ≦Ｘのとき、前記下側の自己消弧素子Ｓ3 をオ
ン（Ｓ4 をオフ） ｅi ＜Ｙのとき、前記下側の２つの自己消弧素子Ｓ3 ，
Ｓ4 をオン させるゲ―ト信号とを作る手段を具備して成る中性点ク
ランプ式電力変換器の制御装置。 - 【請求項２】 前記上側２つの自己消弧素子Ｓ1 ，Ｓ
2 のうち自己消弧素子Ｓ1 にオンゲ―ト信号を与える場
合、自己消弧素子Ｓ2 にも必ずオンゲ―ト信号を与え、
前記下側の２つの自己消弧素子Ｓ3 ，Ｓ4 のうち自己消
弧素子Ｓ4 にオンゲ―ト信号を与える場合、自己消弧素
子Ｓ3 にも必ずオンゲ―ト信号を与える手段を具備した
ことを特徴とする請求項第１項記載の中性点クランプ式
電力変換器の制御装置。 - 【請求項３】 直列接続された４個の自己消弧素子Ｓ
1 ，Ｓ2，Ｓ3 ，Ｓ4と、これらの各素子に逆並列接続さ
れるフリ―ホイリングダイオ―ドＤ1 ，Ｄ2，Ｄ3 ，Ｄ4
と、クランプ用ダイオ―ドＤ5 ，Ｄ6 とで構成される
中性点クランプ式電力変換器において、パルス幅変調制
御用搬送波として、１つは零とプラス側で変化する三角
波Ｘ、もう１つは零とマイナス側で変化する三角波Ｙを
発生する三角波発生手段と、前記電力変換器の出力電流
或いは出力電流に対応した信号ＩU の方向を判別する手
段と、前記ＩU が、ＩU ≧０の条件で前記下側の２つの
自己消弧素子Ｓ3 ，Ｓ4 をオフとし、ＰＷＭ制御入力信
号ｅi と前記三角波Ｘ，Ｙとを比較し、 ｅi ＞Ｘのとき、前記上側の２つの自己消弧素子Ｓ1 ，
Ｓ2 をオン Ｙ≦ｅi ≦Ｘのとき、前記上側の自己消弧素子Ｓ2 をオ
ン（Ｓ1 をオフ） ｅi ＜Ｙのとき、前記上側の２つの自己消弧素子Ｓ1 ，
Ｓ2 をオフ させるゲ―ト信号と、前記ＩU が、ＩU ＜０の条件で前
記上側の２つの自己消弧素子Ｓ1 ，Ｓ2 をオフとし、 ｅi ＞Ｘのとき、前記下側の２つの自己消弧素子Ｓ3 ，
Ｓ4 をオフ Ｙ≦ｅi ≦Ｘのとき、前記下側の自己消弧素子Ｓ3 をオ
ン（Ｓ4 をオフ） ｅi ＜Ｙのとき、前記下側の２つの自己消弧素子Ｓ3 ，
Ｓ4 をオン させるゲ―ト信号とを作る手段と、前記電力変換器の出
力電流或いは出力電流に対応した信号ＩU の方向が切替
わった際に所定時間Δｔ1 前記ゲ―ト信号を鎖錠する手
段を具備して成る中性点クランプ式電力変換器の制御装
置。 - 【請求項４】 前記所定時間Δｔ1 前記ゲ―ト信号を
鎖錠する場合、それまでオン状態にあった自己消弧素子
の最小オン時間を確保する手段を備えたことを特徴とす
る請求項第３項記載の中性点クランプ式電力変換器の制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058493A JPH0736705B2 (ja) | 1991-03-22 | 1991-03-22 | 中性点クランプ式電力変換器の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058493A JPH0736705B2 (ja) | 1991-03-22 | 1991-03-22 | 中性点クランプ式電力変換器の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04295279A JPH04295279A (ja) | 1992-10-20 |
| JPH0736705B2 true JPH0736705B2 (ja) | 1995-04-19 |
Family
ID=13085953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3058493A Expired - Fee Related JPH0736705B2 (ja) | 1991-03-22 | 1991-03-22 | 中性点クランプ式電力変換器の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736705B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19758592B4 (de) * | 1996-06-18 | 2005-01-27 | Kabushiki Kaisha Toshiba, Kawasaki | Verwendung von Schaltmodulen in einem Leistungsumrichter |
| DE19725825C2 (de) * | 1996-06-18 | 2003-12-18 | Toshiba Kawasaki Kk | Neutralpunktgeklemmter Leistungsumrichter |
| JP2024034874A (ja) * | 2022-09-01 | 2024-03-13 | 株式会社東芝 | 電力変換装置 |
-
1991
- 1991-03-22 JP JP3058493A patent/JPH0736705B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04295279A (ja) | 1992-10-20 |
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