JPH0738562B2 - 遅延リアルタイム多重解像度処理装置 - Google Patents

Description

【発明の詳細な説明】 ＜発明の背景＞ この発明は、foよりも高くはない興味のある最高周波数
をもつ所定の時間サンプルされた信号の情報成分（１あ
るいはそれ以上のデイメンシヨン、すなわち元を有す
る）の周波数スペクトルを分析し、また／あるいはその
分析された周波数スペクトルからこのような時間信号を
合成するための階層型ピラミツド信号処理技術を実行す
るのに有効な遅延リアルタイム多重解像度（マルチレゾ
リューション）処理装置に関する。

＜従来技術＞ 本願に関連するアールシーエー コーポレーシヨンの米
国特許出願第596817号（特開昭60−37811号に対応）、
発明の名称「リアル・タイム階層型ピラミツド信号処理
装置（Real−Time Hierarchical Pyramid Signal P
rocessing Apparatus）」の出願明細書中には、所定の
時間信号の情報成分（１あるいはそれ以上の元を有す
る）の周波数スペクトルを遅延リアル・タイムで分析す
るか、あるいはその分析された周波数スペクトルからの
この時間信号を遅延リアル・タイムで合成することので
きる階層型ピラミツドを実行するためのパイプライン構
成を使用した装置が示されている。このようなパイプラ
イン構成は、特に時間のビデオ信号によつて特定された
テレビジヨン・イメージの２元空間周波数をイメージ処
理するのに特に適している。

上述の出願明細書に示されている発明のそれぞれの違つ
た種類のものに従つて、リアル・タイム階層型ピラミツ
ド信号処理装置は、バートのピラミツド分析器（Burt
Pyramid analyzer）、バートのピラミツド合成器（Bur
t Pyramid Synthesizer）あるいはフイルタ−サブト
ラクト−デシメート（FSD）ピラミツド分析器のいずれ
かとして動作する。

上述の出願明細書に示されているリアル・タイムピラミ
ツド分析器の構成は、Ｎ個（但しＮは所定の複数の整
数）の個々の接続段からなる。同様に、上述の出願明細
書に示されているリアル・タイム・ピラミツド合成器は
Ｎ個の個々の縦続段からなる。これらの段の各々は、特
に時間信号の情報成分が１元以上によつて特定されると
き（例えば、ビデオ信号が走査された２元テレビジヨン
・イメージの連続するフレームを特定する８ビツト・ピ
クセル・サンプルの一連の流れからなるとき）、比較的
大量のデジタル・ハードウエアを使用する必要がある。
従つて、前記米国特許出願明細書に示されている構成で
採用されているハードウエアの全量はかなりの量になる
傾向がある。

「多重化リアル・タイム・ピラミツド信号処理装置（Mu
ltiplexed Real−Time Pyramid Signal Processing
System）」という名称の米国特許出願第768809号の出
願明細書中には、リアル・タイム信号処理装置を構成す
るのに必要とするハードウエアの量を大幅に減少させる
ために時間多重化を利用した装置が示されている。上述
の各米国特許出願明細書にそれぞれ示されているリアル
・タイム・ピラミツド装置の双方に共通する第１の特徴
は、それらは時間的に完全に同期している点である。こ
ゝで使用されている“時間的に同期している”という用
語は、このようなピラミツド分析器では、一連の入力ピ
クセル・サンプルの流れの各ピクセル・サンプルの発生
と、分析器のいずれかの段、あるいはその入力ピクセル
・サンプルに相当する各ピクセル・サンプルの分析器の
任意の段の出力における発生との間に予め定められた一
定の各遅延群が存在することを意味する。このような完
全な時間同期関係はまたピラミツド分析器のすべての段
のすべての対応するピクセル・サンプルの発生について
も言える。このことは、このようなピラミツド分析器へ
の入力ピクセル・サンプルの発生と分析されたスペクト
ル出力の少なくとも１つの対応するピクセル・サンプル
の発生との間に長い遅延が生ずるにもかゝわらず、すべ
ての対応するサンプルは、適正に動作するために全ピラ
ミツドを通じて完全に（すなわち何らの時間誤差もな
く）移動しなければならないことを意味する。この遅延
はピクセル・サンプル期間の何万もの期間の長さになる
可能性がある。このような完全時間同期ピラミツド装置
に厳しい時間の制約があるために、大抵は予め定められ
た単一の動作モードに制限されており、そのため、時間
同期ピラミツド装置は広い範囲にわたつて任意にプログ
ラムすることはできない。

＜発明の概要＞ この発明は、デジタル技術を利用した遅延リアル・タイ
ム信号処理装置で組込まれる改良された処理装置（ピラ
ミツド処理装置としてプログラムされる）に関するもの
である。従来技術と同様に、改良された装置は、ｎ元
（但しｎは少なくとも１の所定の整数）の情報成分のブ
ロツクを形成する連続的に生ずる時間信号サンプルを処
理する。

改良された装置は、各々が各情報成分ブロツクを表わす
一連の信号サンプルからなる組のそれぞれの組を処理す
るように、連続する時間サイクルの各々の期間中、多重
分解動作を実行する。各時間サイクルは、一連の信号サ
ンプルの各々の時間信号サンプル（Temporal Signal
sample）と少なくとも同じ大きさのある数のサンプル期
間からなる。

この発明による装置は、プログラム可能フイルタ論理ユ
ニツトであつて、このユニツトに供給される第１のデジ
タル制御信号の値に従つて、このユニツトへの１あるい
はそれ以上のサンプルされた信号入力群の特定された選
択可能な関数を表わす１あるいはそれ以上のサンプルさ
れた信号出力からなる群を発生する上記プログラム可能
フイルタ論理ユニツトと；複数のアドレス可能読出し／
書込みメモリ手段（214、216）であつて、各々が上記ｎ
元の各々において別々にアドレス可能であり、またこれ
に供給される第２のデジタル制御信号の値に従つて制御
可能なメモリ手段と；フイルタ論理ユニツトの各出力に
個々に関連する第１の群のマルチプレクサ（MUX）と、
フイルタ論理ユニツトの各出力に個々に関連する第２の
群のマルチプレクサ（MUX）とを含んでいる。こゝでマ
ルチプレクサは、これに供給される第３のデジタル制御
信号の値に従つて、 任意のフイルタ論理ユニツトの
出力を書込み入力として、上記第１のマルチプレクサ群
中のそのフイルタ論理ユニツトの出力に個々に関連する
１つを経て上記メモリ手段の中の少なくとも２つのもの
の中の選択された１つに供給し、少なくとも２個のメ
モリ手段の任意の１つの読出し出力を、上記フイルタ論
理ユニツトの入力の選択された１つに対して、上記第２
のマルチプレクサ群中のそのフイルタ論理ユニツトに個
々に関連するものに供給し、 任意のフイルタ論理ユ
ニツトの出力を、このフイルタ論理ユニツトの出力およ
びフイルタ論理ユニツトの入力の任意の選択された１つ
に個々に関連するマルチプレクサの第１および第２の群
の各々のものを経て上記フイルタ論理ユニツトの入力の
上記任意の選択された入力に直接供給し、 供給され
た一連の外部時間信号サンプルを、上記フイルタ論理ユ
ニツトの入力の任意の選択された１つに対して、上記第
２のマルチプレクサ群中のそのフイルタ論理ユニツトに
個々に関連する１つを経て供給する。

この発明による装置は、さらに第１、第２、第３のデジ
タル制御信号を発生し、これらの制御信号を論理ユニツ
ト、メモリ手段、およびマルチプレクサにそれぞれ供給
するためのタイミングおよび制御手段を含んでいる。こ
のタイミングおよび制御手段は各時間サイクルの各々に
おける上記ある数のサンプル期間の各１つの間に上記第
１、第２、第３のデジタル制御信号の各値を決定するた
めのアドレス可能命令メモリ手段を含んでいる。

この発明は、いわゆる“スマート”テレビジヨン・カメ
ラにおける“減少されたデータ”イメージの処理に使用
するのに特に適している。このような“スマート”テレ
ビジヨン・カメラは、監視装置、ロボツト装置等で有効
であり、この場合、カメラはしばしばコンピュータと協
働する。このようなコンピュータは、得られたカメラの
データのすべてを処理するのに必要なデータの流れの割
合を取扱うことができないので、しばしばカメラのイメ
ージ・データは減少されたものであることが必要にな
る。しかしながら、この発明は、標準テレビジヨン・ビ
デオ信号（例えNTSCビデオ信号）における非減少イメー
ジ・データのすべてを取扱うことができるように構成す
ることもできる。

＜好ましい実施例の説明＞ 以下、図を参照しつゝこの発明を説明する。

この発明に関する以下の説明では、説明の都合上、この
発明の多重分解能処理装置は、この特定の装置が構成さ
れている第１図の特定の信号処理装置に組込まれている
ものと仮定する。しかしながら、この特定の処理装置は
必須のものではなく、この発明の多重解像度処理装置
は、説明のためにのみ第１図に示した信号処理装置と多
くの点で異なる他の形式の信号処理装置にも組込むこと
ができることは言う迄もない。

第１図の装置は、ピラミツド演算を実行するのに特に適
した、従つてピラミツド処理装置100と示された、この
発明を実施した多重解像度処理装置からなる。しかしな
がら、装置100はピラミツド処理に加えて他の形式の多
重解像度処理を実行するのにも有効であることは言う迄
もない。第１図の装置は、さらに３個の外部フレーム記
憶部102、外部計算論理ユニット（ALU）兼マルチプレク
サ104、および外部アナログプロセツタ106を含んでい
る。第１図の信号処理装置のすべての外部素子102、10
4、106は市販されている装置からなる。

アナログ・プロセツサ106は、テレビジヨン・カメラ108
あるいは他の任意のアナログ・ビデオ信号源から接続線
110を経てこれに入力として供給されたアナログ・ビデ
オ信号（例えばNTSCビデオ信号）に応答する。アナログ
・プロセツサ100は、10MHzクロツク信号発生器、および
接続線110を経てアナログ・プロセツサ106に入力として
供給されたアナログ・ビデオ信号中に含まれる各連続す
る垂直リセツト信号（以下V_Rと称す）の発生を検出する
ための手段を含んでいる。10MHzのクロツクおよびV_R信
号は接続線111を経てマルチプレクサ104および３個のフ
レーム記憶部102に制御入力として送られる。さらに、
プログラム制御信号が中央処理ユニット（CPU）あるい
は他のプログラム源から多重バス112を経て各外部素子1
02、104、106に送られる。第１図に示すように、この発
明を実施したピラミツド処理装置100は多重バス112を経
て随時プログラム制御信号を受信することもできる。

素子102の３個のフレーム記憶部の各々は、ビデオ信号
のデジタル的にサンプルされたイメージ・フレーム中の
すべてのピクセル・サンプルの各値を記憶するためのラ
ンダム・アクセス・メモリ（RAM）を含んでいる。さら
に、フレーム記憶部102の１つは、接続線111を経てこれ
に供給される10MHzのクロツクおよびV_R、および多重バ
ス112を経てこれに供給されるプログラム制御信号に応
答して、複数のタイミングおよび制御信号（引出された
5MHzのクロツクを含む）を引出すためのタイミングおよ
び制御手段を含むマスタ・フレーム記憶部となつてい
る。素子102の他の２個のフレーム記憶部は、マスタ・
フレーム記憶部（これらもまた接続線111を経てV_Rおよ
び10MHzクロツクが供給される）からのタイミングおよ
び制御信号によつて制御される従属記憶部として動作す
る。

マスタ・フレーム記憶部は、引出された5MHzのクロツク
を含むタイミングおよび制御信号を接続線113を経てマ
ルチプレクサ104に供給し、またタイミングおよび制御
信号を接続線114を経てアナログ・プロセツサ106に供給
する。

アナログ・プロセツサ106はさらに、10MHzのピクセル・
クロツク周波数で接続線110を経てこれに供給されたア
ナログ・ビデオ信号をサンプリングし、８ビットの２進
値として各ピクセル・サンプルの各レベル値を表わすア
ナログ−デジタル（A/D）変換器を含んでいる。アナロ
グ・プロセツサ106から得られたデジタル・ビデオ信号
は接続線116を経て幾つかのデジタル・ビデオ信号入力
の特定の１つとしてマルチプレクサ104に供給される。
アナログ・プロセツサ106からの10MHzのサンプルされた
ビデオ信号は素子104のALUにおいて、5MHzでサブサンプ
ルされる。マルチプレクサ104は、多重バス112を経てこ
れに供給されたプログラム制御情報に従つて、複数のビ
デオ出力の任意のものを複数のビデオ入力の任意のもの
に選択的に相互結合し、相互結合されたビデオ入力は直
接に、あるいは素子104のALUによつて処理された後、そ
の選択されたビデオ出力に送られる。ALUによる特定の
処理はまた多重バス112を経て供給されるプログラム制
御情報によつて決定される。

さらに詳しく言えば、接続線116を経てマルチプレクサ1
04に供給されるビデオ信号は、イ接続線118を経て３個
のフレーム記憶部102の第１のものに選択的に送られ、
ロ接続部120を経て３個のフレーム記憶部102の第２のも
のに選択的に送られ、ハ接続線122を経て３個のフレー
ム記憶部の第３のもの、およびピラミツド処理装置100
に２個のビデオ入力の第１のものとして選択的に送ら
れ、ニ接続部124を経て２個のビデオ入力の第２のもの
としてピラミツド処理装置100に選択的に送られ、ホ接
続線126を経てプロセツサ106の入力として選択的に送ら
れる。プロセツサ106は、接続線126を経てこれに供給さ
れたデジタル・ビデオ入力をビデオ・アナログ出力に変
換し、これを接続線130を経てテレビジヨン・モニタ128
あるいは他の任意の形式のビデオ信号利用装置に供給す
るデジタル−アナログ（D/A）変換器を含んでいる。

さらに、３個のフレーム記憶部の第１のものから読出さ
れたビデオ信号は、接続線132を経てマルチプレクサ104
にビデオ入力として供給され、３個のフレーム記憶部10
2の第２のものから読出されたビデオ信号は接続線134を
経てマルチプレクサ104にビデオ入力として供給され、
３個のフレーム記憶部の第３のものから読出されたビデ
オ信号は接続線136を経てマルチプレクサ104に入力とし
て供給され、ピラミツド処理装置100からのビデオ出力
は接続線138を経てマルチプレクサ104にビデオ入力とし
て供給される。

さらに、タイミングおよび制御手段を含むマスタ・フレ
ーム記憶部102は接続線140を経てピラミツド処理装置10
0にタイミングおよびビデオ制御信号を供給する。

この発明を実施したピラミツド処理装置100の好ましい
実施例のブロツク図が第２図に示されている。第２図に
示すように、接続線140を経てピラミツド処理装置に供
給されたタイミングおよびビデオ制御信号は、5MHzのピ
クセル・クロツクと、フイールド0/1制御信号（インタ
レースNTSCビデオ信号の現在のフイールドがインターレ
ース・テレビジヨン・フレームの第１フイールドである
か、あるいはインタレース・テレビジヨン・フレームの
第２フイールドであるかを表わす）、垂直ブランキング
信号、およびいわゆるＥブランキング信号E_B（ビデオ信
号の水走査線周波数で、ビデオ信号中に含まれる水平同
期信号の発生の予め定められた一定時間前に発生する移
相された水平同期信号）からなる。

ピラミツド処理装置100は４個の主成分からなると考え
ることができる。４個の主成分のうちの第１のものはフ
イルタ論理ユニツト200である。フイルタ論理ユニツト2
00は、後程詳細に説明する第３図に示す構造をもつた１
あるいはそれ以上のフイルタ論理ユニツトからなる。第
２図に示すように、フイルタ論理ユニツト200は、制御
入力202、ピクセル・クロツク入力204、第１のビデオ入
力IN1、第２のビデオ入力IN2、第１のビデオ出力OUT1、
および第２のビデオ出力OUT2を含んでいる。ピラミツド
処理装置100の第２の主成分は４個の各マルチプレクサ
（MUX）206、208、210、212の群からなる。図示のよう
に、各MUX206、208、210、212の各々は、フイルタ論理
ユニツト200のビデオ入力あるいはビデオ出力の別々の
ものにそれぞれ関連している。特に、MUX206からの出力
は第１のビデオ入力としてIN1に供給されMUX208からの
出力は第２のビデオ入力としてIN2に供給され、第２の
ビデオ出力OUT2はMUX210に入力として供給され、第１の
ビデオ出力OUT1はMUX212に入力として供給される。

ピラミツド処理装置100の第３の主成分は、第１のラン
ダム・アクセス・メモリ（RAM1）214、および第２のラ
ンダム・アクセス・メモリ（RAM2）216を含むメモリ手
段からなる。メモリ手段は、ピラミツド処理期間中に生
ずるビデオ信号の一時記憶を行なうために使用される。
図示のように第１のRAM214はMUX210あるいはMUX212のい
ずれかからその書込み入力を受信し、あるいはビデオ信
号バス218を経てMUX206あるいはMUX208にその読出し出
力を供給する。第２のRAM216は、MUX210あるいはMUX212
のいずれかからそれに供給される書込み入力と、ビデオ
信号バス220を経てMUX206あるいはMUX208のいずれかに
供給される読出し出力をもつている。第２図に示すよう
に、バス218、220の各々は８ビツト・バスで、これは一
時に１個唯の８ビツト・デジタル・ビデオ信号を取扱う
ことができる。16ビツト・バスであるバス222は、２個
の８ビツト・デジタル・ビデオ信号のいずれかをMUX206
あるいはMUX208のいずれかへの入力としてピラミツド処
理装置（第１図）に供給することができる。

従つて、ピラミツド処理装置100への２個の８ビツト・
ビデオ入力の第１のものがMUX206に入力として供給され
ると、２個のビデオ入力の他のものはMUX208に入力とし
て同時に供給されることもあれば、供給されないことも
ある。同様に、ピラミツド処理装置への２個の８ビツト
・ビデオ信号入力の第２のものがMUX206に入力として供
給されると、これら２個のビデオ入力の第１のものはMU
X208に入力として同時に供給されることもあれば供給さ
れないこともある。８ビツト・ビデオ・バス224はMUX21
0からのビデオ出力、あるいは代りにMUX212からのビデ
オ出力のいずれかを、第２図のプログラム可能遅延手段
228を通してピラミツド処理装置100（第１図）の８ビツ
ト・ビデオ出力バス226に一度に供給することができ
る。

第２図のブロツク図の残りの部分からなるピラミツド処
理装置100の第４の主成分は、連続するピクセル・サン
プル期間の各々の期間中に所望のピラミツド機能を実行
するために、ピラミツド処理装置100の最初の３個の主
ユニツト（上述のユニツト）の各々の動作をプログラム
するためのタイミングおよび制御ユニツトである。

ピラミツド処理装置100のタイミングおよび制御ユニツ
トは命令メモリ230からなり、これはアドレス・カウン
タ231からの出力に従つてアドレス可能であり、この出
力は11ビツト・アドレス・バス232を経て命令メモリ230
へ入力として供給される。あるいは、命令メモリ230は
ランダム・アクセス・メモリ（RAM）あるいはプログラ
ム可能読出し専用メモリ（PROM）であつてもよい。アド
レス・カウンタ231は12ビツト・カウンタ（計数容量は2
¹²）であるが、下位の11ビツト・アドレスのみが使用さ
れる。

命令メモリ230がRAMである場合は、CPUからの命令群が
多重バス（第１図）よりCPUインタフエース234を経て命
令メモリ230にローデイングされる。CPU234は多重バス1
12を経て供給された情報を解読して整列させ、それによ
つて命令メモリRAM230用の適正な制御信号、アドレス信
号、および命令データ信号を引出す。制御信号はアドレ
ス・カウンタ231に入力として供給されたリセツト信
号、読出し／書込み（R/）信号、命令メモリ230に入
力として供給されるチップ選択（▲▼）信号、およ
びアドレス・カウンタ231および命令解読手段238の双方
に入力として供給される禁止信号を含んでいる。CPU234
からのアドレス情報は11ビット・アドレス・バス232お
よび▲▼接続線を経て命令メモリ230に供給され、
命令コード自体はCPUインタフエース234から16ビツト・
データバス236を経て命令メモリ230に供給される。この
ようにして、RAMの形式の命令メモリ230は適正な命令コ
ード群によつてローデイングされ、各命令コードは適正
なアドレスに配置される。

命令メモリ230がRAMではなくPROMであれば、PROMは命令
の固定された記憶部として使用されるので、それからの
各出力を含むCPUインタフエース234は必要でない。第２
図でCPUインタフエース234が“随時（オプシヨナル）”
と示されているのはこの理由による。しかしながら、PR
OMの場合は、開始回路（図示せず）をアドレス・カウン
タ231に初期アドレスを挿入するために使用することが
でき、あるいは初期アドレスはPROM中に記憶された幾つ
かのプログラムから１つを選択することができる。

命令解読手段238、ラツチ240、サイクル・タイマ242、
およびループ・カウンタ244が命令メモリ230およびアド
レス・カウンタ231と協働する。さらに詳しく言えば、1
6ビツト・データ・バス236の４ビツトは命令解読手段23
8に供給され、16ビツト・データーバス236の高々12ビツ
トがアドレス・カウンタ231、ラツチ240、サイクル・タ
イマ242、ループ・カウンタ244に供給される。特に、ア
ドレス・カウンタ231は、データ・バス236を経て新しい
12ビツト・アドレスでローデイングされるジャム（ja
m）であつてもよい。

命令解読手段238には３個のビデオ制御およびタイミン
グ信号フイールド0/1、V_BおよびE_Bが供給される、一
方、ピクセル・クロツク・ビデオ制御およびタイミング
信号は直接あるいは反転された形でアドレス・カウンタ
231、命令解読手段238、およびサイクル・タイマ242に
供給される。

命令メモリ230、アドレス・カウンタ231、命令解読手段
238、ラツチ240、サイクル・タイマ242、およびループ
・カウンタ244が互いに協働する態様については以下に
説明する。命令メモリ230から読出された16ビツト命令
コードの４側の４ビツトは命令解読手段238に供給され
る。４ビツトは16通りの異なる可能なクラスを特定する
ことができる。各連続するピクセル・クロツク期間中に
命令メモリ230から読出された連続する命令コードは、
マイクロプロセツサ・プログラム・カウンタにほゞ等価
なアドレス・カウンタ231によつて特定される。アドレ
ス・カウンタ231は、通常、各命令サイクル期間中（ピ
クセル・クロツク期間）１カウントづつ増加し、連続的
順序で命令を読出すため連続的に歩進する。しかしなが
ら、アドレス・カウンタ231は、命令コードの下位の12
ビツトに等しい新しいアドレスをアドス・カウンタ231
に押込み（ジャム）ローデイングすることによつて指定
された新しいアドレスにジヤンプさせられる。

イメージ処理はダイナミツク動作であり、１ピクセル・
クロツク・サイクル中で使用される命令および／または
他のデータは次のピクセル・クロツク・サイクルの期間
中に使用される。しかしながら、何らかの理由で待つこ
と（例えば、ある期待される事項が生ずるまで待つ）が
好都合である場合が生ずる。このような場合のためにサ
イクル・タイマ242が設けられている。サイクル・タイ
マ242は命令の下位８ビツトで押込みローデイングされ
るカウンタである。サイクル・タイマ・カウンタは各ピ
クセル・クロツク・サイクルで１カウント増加し、最終
的には計数256が記録されたとき停止する。サイクル・
タイマ242が停止すると、ループ・カウンタ244からの
“タイマ”出力を経て命令解読手段238にフラツク信号
を供給し、それによつてフラツグ信号に応答して命令解
読手段238によつて行なわれる動作を、そのとき命令メ
モリ230から読出されつゝある特定の命令に依存する態
様で上記フラツグ信号に応答して実行させる。

イメージ処理に対する通常の制御はループ・カウンタ24
4で行なわれる。カウンタ244はイメージ処理が行なわれ
る期間中に生ずるある事項の記録を保持する。ループ・
カウンタ244は最初命令の下位の８ビットで押込みロー
ディングされ、その後それぞれの事項が生ずる毎に増加
される。カウンタ244は命令解読手段238からの“クロツ
ク1"パルス入力によつて増加される。解読手段238はそ
こで解読される命令のある形式に応答して“クロツク1"
パルスを発生する。ループ・カウンタ244が計数256を記
録することによつて停止すると、それはループ・カウン
タ244から“カウンタ”出力を経て命令解読手段238へフ
ラツグ信号を供給する。そのフラツグ信号に対する解読
手段238の応答は、解読手段238および処理装置の残りの
ものによつてその後に行なわれる動作に影響を与える。

ラツチ240、サイクル・タイマ242、ループ・カウンタ24
4、およびアドレス・カウンタ231の押込みローデイング
は命令解読手段238からのL1、L2、L3、VL4によつて制御
される。さらに詳しく言えば、そのときデータ・バス23
6上に存在する下位の12ビツトは、命令解読手段238から
のL1出力の発生に応答してラツチ240に押込みローデイ
ングされ、また命令解読手段238からの出力L4の発生に
応答してアドレス・カウンタ231に押込みローデイング
される。そのときデータ・バス236上に存在する下位の
８ビツトは命令解読手段238からのL2出力の存在に応答
してサイクル・タイマ242にローデイングされ、また命
令解読手段238からの出力L3の発生に応答してループ・
カウンタ244に押込みローデイングされる。

バス246上のラツチ240から現われる12ビツトは４個のア
ドレス・ビツトと８個のデータ・ビツトからなる。バス
246上のすべての12ビツトはフイルタ論理ユニツト200の
制御入力202に供給される。さらにバス246上の４個のア
ドレス・ビツトは“３−８（3to8）”デコーダ248に入
力として供給される。これらの４ビツトのうちの１つは
デコーダ248の付勢を制御するために使用され、残る３
アドレス・ビツトは８個の可能な付勢制御信号に解読さ
れる。しかしながら、実際には８個の可能な付勢制御信
号のうちの５個のみが使用される。特にバス249上のデ
コーダ248からの使用される５個の付勢制御信号の個々
のものはラツチ250、252、254、256、および258にそれ
ぞれ供給される。バス246上の８個のデータ・ビツトは
ラツチ250、252、254、256、および258のすべてに供給
される。付勢されたこれらのラツチ250、252、254、25
6、および258の任意のものに応答して、そのときデータ
・バス246上に存在する８ビツト・データはそこに記録
される。ラツチ250に記録されたデータは、４個のMUX20
6、208、210、212の群の１あるいはそれ以上のものゝ選
択的動作を制御するために使用される。ラツチ252中の
データは、NANDゲート260および262、スイツチS1および
S2、およびスイツチS3およびS4を選択的に付勢するため
に使用される。ラツチ254中のデータは第１のRAMの列カ
ウンタ264および行カウンタ266を選択的にリセツトし、
また第２のRAMの列カウンタ268および行カウンタ270を
選択的にリセツトするために使用される。ラツチ256に
記録されたデータは、第１のRAM214をその列および行カ
ウンタ264および266と共に選択的に付勢するために使用
され、また第２のRAM216をその列および行カウンタ268
および270と共に選択的に付勢するために使用される。
ラツチ258に記録されたデータはプログラム可能遅延228
によつて挿入された遅延量で選択的にプログラムするた
めに使用される。列および行カウンタ264および266は第
１のRAM214をアドレスするために使用され、列および行
カウンタ268および270は第２のRAM216をアドレスするた
めに使用される。

命令解読手段238は命令群によつて決定された行クロツ
ク周波数で行クロツクを供給する。この行クロツク周波
数はビデオ信号の走査線周波数であつてもよいし、ある
いはプログラムに依存する幾らかの他の周波数であつて
もよい。（前者は説明の目的のために仮定されたもので
ある）。行クロツク周波数は“÷2"回路272で２分の１
に分周される。同様にピクセル・クロツクは“÷2"回路
274によつてその周波数が２分の１に分周される。スイ
ツチS1およびS3の状態により、元の周波数あるいはその
２分の１の周波数のいずれかの行クロツクは、行カウン
タ266および270にクロツク入力として供給される。同様
にスイツチS2およびS4の状態によつて、元の周波数ある
いは２分の１の周波数のピクセル・クロツクは列カウン
タ264、268にクロツク入力として供給される。遅延手段
274によついて位相遅延を受けたピクセル・クロツクか
らなる書込みサイクル・クロツクは、NANDゲート260が
付勢されたとき第１のRAM214のR/入力に供給され、NA
NDゲート262が付勢されたとき第２のRAM216のR/入力
に供給される。

第３図は、フイルタ論理ユニツト・モジユールの構成を
若干簡略化した形で示したブロツク図である。第３図に
は構造的には示されていないが、フイルタ論理ユニツト
200の制御入力202に供給された４個のアドレス・ビツト
と８個のデータ・ビツトは適当に解読されてフイルタ論
理ユニツト・モジユール中に存在するラツチ（図示せ
ず）に記録される。さらに、構成されたフイルタ論理ユ
ニツトは、アドレス可能読出し専用メモリ（ROM）およ
びプログラム可能パイプライン・レジスタの形式のルツ
クアツプ・テーブルを含む他のプログラム可能手段を含
んでいた。いずれの場合も、複数の制御信号（第３図に
Ｃで示す）が引出される。これらの制御信号は、mxmタ
ツプの２−Ｄデジタル・フイルタ300（ｍは複数の整数
で、好ましくは少なくとも５の値を持つ）に入力として
供給される制御信号を含んでいる。構成されたピラミツ
ド・プロセツサ中で使用される２−Ｄデジタル・フイル
タは、入力重み付け水平デジタル・フイルタが後続する
出力重み付け垂直フイルタからなる分離可能なフイルタ
であつた。第３図に示すように、バス302を経てデジタ
ル・フイルタ300に供給される制御信号Ｃは、２−Ｄデ
ジタル・フイルタ300の垂直および水平成分のフイルタ
の核（カーネル）重み付け関数に対する遅延制御を与
え、且つmxmプログラム可能係数を与えるために使用さ
れる。

フイルタ論理ユニツト・モジユールのIN1へのビデオ入
力はMUX304に１入力として供給され、“ゼロ・ワード”
発生器306の出力はMUX304に第２の入力として供給され
る。MUX304に供給された入力信号Ｃは、その第１および
第２の入力のどちらがMUX304の出力に送られて、デジタ
ル・フイルタ300へのフイルタ入力を構成するかを決定
する。

周知のように、出力重み付け垂直デジタル・フイルタ
は、フイルタの入力ピクセル流を選択された大きさだけ
遅延させるためのプログラム可能長さ遅延手段（例えば
シフト・レジスタ）を含んでいる。説明の都合上、この
選択された遅延の大きさは水平走査期間Ｈの少なくとも
（ｍ−１）倍、すなわち（ｍ−１）Ｈであると仮定す
る。これはｍ本の連続する走査線中の対応する垂直に配
列されたピクセルは互いに時間的に一致して得られ、そ
の後、垂直フイルタの核重み付け関数の角ｍ個の係数に
よつて逓倍され、その後加算されるようにするためであ
る。このような出力重み付けデジタル垂直フイルタの構
成のブロツク図は前述の特開昭60−37811号の明細書お
よび図面に示されている。この発明は、フイルタ300へ
のフイルタ入力ピクセル流を水平走査線期間Ｈの選択可
能な予め定められた数だけ遅延させるために、２−Ｄデ
ジタル・フイルタ300の垂直フイルタ部分中に既に存在
する遅延手段を利用している。ハードウエアを節約して
遅延フイルタ入力を得るために（従つて、これは望まし
いが）、２−Ｄデジタル・フイルタ300の垂直フイルタ
部分の遅延手段を採用しているが、これ以外に遅延フイ
ルタ入力を２−Ｄデジタル・フイルタ300の部分ではな
い遅延手段によつて引出すこともできる。

前述の特開昭60−37811号公報に示されているバートの
ピラミツドおよびFSDピラミツドを構成するために使用
される低域通過フイルタ中で使用される核重み付け関数
は、空間的に局在化され、且つ対称になつている。核重
み付け関数の係数を与える相対値は、いわゆる“等しい
貢献度”を与えるように選択されている。この理由によ
り、各元におけるタツプｍの数は見掛け上常に奇数（例
えば、５）である。特に、遅延されたフイルタ入力によ
つて与えられる遅延期間は、第１の値（ｍ−１）H/2と
第２の値（ｍ−１）Ｈとの間の遅延制御信号に従つて選
択できる。従つて、ｍが５に等しいと仮定すると、遅延
期間はデジタル・フイルタ300に供給された遅延制御信
号のプログラムに従つて２本の水平走査線期間あるいは
４本の水平走査線期間のいずれかになる。

MUX308は、第１の入力としてこれに供給される第２のビ
デオ入力信号IN2を有し、また第２の入力としてこれに
供給されるデジタル・フイルタ300から引出された遅延
されたフイルタ入力を有している。MUX308に供給された
制御信号のプログラムされた値に従つて、MUX308への第
１入力あるいは第２入力のいずれかがその出力に送られ
る。MUX308からの出力は遅延手段310によつて（ｍ−
１）/2ピクセル期間だけ遅延されてMUX312へ第１入力と
して、またALU314に第１入力として供給される。デジタ
ル・フイルタ300からの濾波された出力はALU314に第２
入力として供給され、また第３図に示すフイルタ論理ユ
ニツト・モジユールのOUT1端子に供給される。第３図に
示すように、mxmタツプ２−Ｄデジタル・フイルタ300
は、理想的には、濾波された出力流とフイルタ入力流の
対応するピクセル間に（ｍ−１）H/2＋（ｍ−１）/2に
等しい遅延を導入する。実際には、この遅延は分離可能
な垂直および水平フイルタのパイプライン効果によつて
僅かに長くなる可能性がある。従つて、ｍ＝５と仮定す
ると、理想的な遅延は２水平走査線期間と２ピクセル期
間の合計値になる。ALU314の出力はMUX312に第２の入力
として供給される。

ALU314に供給される制御信号のプログラムされた値に従
つて、ALU314は加算器として動作して、その第１および
第２の入力に時間的に一致して供給された各ピクセルの
値の合計に等しいピクセル値をその出力に発生し、ある
いは減算器として動作して、時間的に一致してその第１
の入力に供給されたピクセル値から第２の入力に供給さ
れたピクセル値を減算したピクセル値に等しいピクセル
値をその出力に発生する。MUX312は、それに供給された
制御信号のプログラムされた値に従つて、その第１入力
あるいは第２入力のいずれかを第３図に示すフイルタ論
理ユニツト・モジユールのOUT2に送る。

第4a、4b、4c図はそれぞれ１個あるいは２個の第３図に
示すフイルタ論理ユニツト・モジユールからなるフイル
タ論理ユニツト200が、いかにしてバートのピラミツド
分析器段、FSDピラミツド分析器段、あるいはピラミツ
ド合成器段として動作するようにプログラムされるかを
示している。第4a、4b、4c図で使用されている入力およ
び出力信号を表わすために採用されている用語は前述の
特開昭60−37811号公報中で採用されている用語と一致
している。

さらに詳しく言えば、上述の特開昭60−37811号公報に
示されているように、バートのピラミツド分析器、FSD
ピラミツド分析器、あるいはピラミツド合成器、場合場
合でＮ段（Ｎは複数の整数）からなる。バートあるいは
FSDピラミツド分析段の段Ｋ（Ｋは１とＮとの間の値）
へのガウシアン（Gaussian）入力信号はG_K-1と示されて
おり、バートあるいはFSDピラミツド分析器段の段Ｋか
らの出力がガウシアン信号はG_Kと示され、バートあるい
はFSDピラミツド分析器段の段Ｋからのラプラシアン（L
aplacian）出力信号はL_K-1と示されている。

ピラミツド分析器の段Ｋへのガウシアン入力信号はＧ′
_Ｋと示され、ピラミツド合成器の段Ｋへのラプラシアン
入力信号はL_K-1と示され、ピラミツド合成器の段Ｋから
のガウシアン出力信号は、Ｇ′_K-1と示されている。第4
a、4b、4c図の各入力信号G_K-1、Ｇ′_Ｋ、Ｌ′_K-1は第２
図のフイルタ論理ユニツト200への入力信号を構成し、
第4a、4b、4c図の各出力信号G_K、L_K-1、Ｇ′_K-1は第２
図のフイルタ論理ユニツト200からの出力信号を構成し
ている。

第4a図に示すように、バートのピラミツド分析器段Ｋは
２個の第３図のフイルタ論理ユニツト・モジユール400
−1aおよび400−2aからなる。G_K-1入力信号はモジユー
ル400−1aのIN1に供給される。モジユール400−1aのOUT
1から引出されたG_K出力信号は、モジユール400−2aのIN
1へ入力として直接伝送される。モジユール400−1aのOU
T2の出力はモジユール400−2aのIN2に入力として直接伝
送される。L_K-1出力はモジユール400−2aのOUT2から引
出される。

第4a図に示すように、モジユール400−1a、400−2aの各
々の素子300、304、308、312、および314は互いに別々
にプログラムされる。モジユール400−1aの場合は、MUX
304は、その第１の入力に供給された各々のすべてのG_K
ピクセルをフイルタ300のフイルタ入力に伝送するよう
にプログラムされる。モジユール400−2aの場合は、MUX
304はその第１の入力と第２の入力との間で交互に切換
えられるようにプログラムされ、それによつて、その入
力に供給されたG_Kピクセルの１つおきのもののみをフイ
ルタ300のフイルタ入力に伝送し、一方フイルタ300のフ
イルタ入力においてG_Kピクセルの１つおきのものの代り
にゼロ値ピクセルを使用する。モジユール400−1aのMUX
308はその遅延手段310に遅延されたフイルタ入力を伝送
するようにプログラムされ、一方モジユール400−2aのM
UX308はIN2入力をその遅延手段310に伝送するようにプ
ログラムされる。モジユール400−1aのフイルタ300の遅
延制御は（ｍ−１）Ｈの遅延（仮定された例では４水平
走査線期間）の遅延を与えるようにプログラムされ、モ
ジユール400−2aのフイルタ300の遅延制御のプログラム
は、遅延フイルタ入力がモジユール400−2aで利用され
ないので重要ではない。モジユール400−1aのMUX312は
その遅延手段310の出力をそのOUT2に伝送するようにプ
ログラムされており、一方モジユール400−2aのMUX312
はALU314の出力をそのOUT2に伝送するようにプログラム
される。モジユール400−1aのALUのプログラムは、それ
がモジユール40−1a中で利用されないので重要でない。
しかしながら、モジユール400−2aのALU314は減算器と
して動作するようにプログラムされている。すなわち、
モジユール400−2aのOUT2から引出された各L_K-1ピクセ
ルの値は、モジユール400−2aのALU314の第１の入力に
時間的に一致して供給された対応するピクセルから減算
されたモジユールの400−2aのALU314の第２の入力に供
給されたモジユール400−2aのフイルタ300のフイルタ出
力からの各ピクセル値に等しい。

１つの例外として、第4a図に示すバートのピラミツド分
析器の段Ｋは前述の特開昭60−37811号に示されている
バートのピラミツド分析器の各段によつて行なわれるす
べての機能を実行する。さらに詳しく言えば、モジユー
ル400−1aのフイルタ300はバートのピラミツド分析器段
Ｋのたゝみ込み（コンボルーシヨン）フイルタとして動
作し、モジユール400−2aのMUX304およびフイルタ300は
協同してバートのピラミツド分析器段Ｋの拡張および補
間フイルタとして動作し、モジユール400−1aのフイル
タ300の遅延入力はモジユール400−1aおよび400−2aの
双方の遅延手段310と共にバートとピラミツド分析器段
Ｋの遅延手段として動作し、モジユール400−2aのALU31
4はバートのピラミツド分析器段Ｋの減算手段として動
作する。しかしながら、第4a図に示すバートのピラミツ
ド分析器段は、モジユール400−1aのOUT1におけるG_K信
号を構成する上記モジユール400−1aのフイルタ300から
のたゝみ込みされたフイルタ出力をサブサンプリングす
るためのデシメーシヨン手段を含んでいない。しかしな
がら、後程さらに詳細に説明するように、このG_K信号は
フイルタ論理ユニツト200の外部に配置された第２図の
後の方の点においてデシメートされる。一方、モジユー
ル・ユニツト400−2aの補間フイルタ300に入力として供
給されるモジユール400−2aのMUX304からの出力は、実
際には、これがモジユール400−2aのMUX304に第１の入
力として供給されたG_K信号のピクセルの１つおきのもの
の代りにゼロ値ピクセルを使用することによつて拡張さ
れると同時にデシメートされる。

さらに、モジユール400−1aのフイルタ300の遅延入力、
モジユール400−1aの遅延手段310、およびモジユール40
0−2aの遅延手段310によつて与えられる全遅延は（ｍ−
１）Ｈ＋（ｍ−１）で、仮定された例では、４本の水平
走査線期間＋４ピクセル期間になる。これはモジユール
400−1aのフイルタ300とモジユール400−2aのフイルタ3
00とによつて導入される全遅延量に丁度等しく、モジユ
ール400−2aのALU314の第１および第２の入力に供給さ
れた対応するピクセルが常に互いに時間的に一致して生
ずることを保証している。

第4b図に示すFSDピラミツド分析器段の場合は単一のモ
ジユール400−ｂを必要とするにすぎない。モジユール4
00−ｂの各MUX304、308は、モジユール400−1aの各MUX3
04および308と同じ態様でプログラムされ、モジユール4
00−ｂのALU314はモジユール400−2aのALU314と同じ態
様でプログラムされる。しかしながらフイルタ300の遅
延制御は、（ｍ−１）H/2の遅延入力に対する遅延を与
えるようにプログラムされる。従つて、遅延された入力
および遅延手段310によつて与えられた全遅延は（ｍ−
１）H/2＋（ｍ−１）/2になり、仮定された場合は２水
平走査線期間＋２ピクセル期間になる。フイルタ300に
よつて導入される遅延に丁度等しいこの全遅延量は、モ
ジユール400−ｂのALU314の第１および第２の入力に対
応するピクセルが供給されることを保証する。

第4c図に示すピラミツド合成器段Ｋは単一のモジユール
400−ｃのみからなる。モジユール400−ｃの入力IN1お
よびIN2に供給された２個の入力Ｇ′_ＫおよびＬ′_K-1の
対応するピクセルは互いに時間的に一致して生ずること
はなく、互いに時間的にずれている。具体的には、各
Ｌ′_K-1ピクセルはその対応するＧ′_Ｋピクセルに関し
て（ｍ−１）H/2（仮定された場合、２水平走査線期
間）に等しい大きさだけ遅延されている。しかしなが
ら、この時間ずれはモジユール400−ｃで生ずることは
なく、後程説明するように信号処理装置のある点で生ず
る。

モジユール400−ｃの各MUX304、308および312は上述の
モジユール400−2aの各MUX304、308および312と同じ態
様でプログラムされる。フイルタ300からの遅延された
入力はモジユール400−ｃでは使用されないので、遅延
制御がどのようにしてプログラムされるかは重要でな
い。しかしながら、モジユールｃのALU314は減算器とし
てよいもむしろ加算器としてプログラムされる。

第２図に示すピラミツド・プロセツサの動作の第１の例
と同様に、フイルタ論理ユニツト200は、FSDピラミツド
分析器段として動作するようにプログラムされた単一の
フイルタ論理ユニツト・モジユール（第4b図）からな
る。さらに、ピラミツド処理装置100へのビデオ入力信
号は８ビツト・デジタル・ビデオ信号であり、これはテ
レビジヨン・カメラ108によつて接続線110を経て外部ア
ナログ・プロセツサ106（第１図に示す）に入力として
供給されたNTSCアナログ・ビデオ信号の各連続するフレ
ームのうちの２つの連続するフレームの第１のフイール
ドのみを表わす。監視装置およびロボツト装置における
イメージ処理の目的のためには、通常は、各連続するフ
レームの２つのインタレースされたフイールドの１つの
みを使用して得られる低いイメージ解像度で充分であ
る。このような低解像度のイメージで充分な場合の他の
利点は、ピラミツド処理装置100による処理に先立つて
ビデオ信号の各インタレース走査フレームを順次走査形
態に変換する必要がないという点である。このようにハ
ードウエアが節約できることにより、このような装置は
複雑にならず、またコストも低下する。

前の仮定により、ビデオ入力はピクセル・サンプルの連
続する流れからなるものでないことは明らかである。そ
の代りにビデオ信号の各連続するフレームの第１フイー
ルド期間中（1/60秒）に生ずる一連のピクセル・サンプ
ルはイメージ情報のブロツクを構成している。イメージ
情報の連続するブロツクは、ピラミツド処理装置100に
ビデオ入力として供給されるビデオ信号の各連続するフ
レームの各第２フイールド期間中（1/60秒）に生ずる空
隔期間によつて互いに分離されている。しかしながら、
ピラミツド処理装置100は、ビデオ信号の各連続するフ
レームの第１および第２の双方のフイールド期間中、こ
のビデオ入力イメージ情報を連続的に処理する。

特にMUX206、208、210および212、第１および第２のRAM
214、216は次のように動作するようにプログラムされ
る。

各連続するフレームの第１のフイールド期間中、そのフ
レームのイメージ情報のブロツクを特定する一連のピク
セル・サンプルはMUX206にビデオ入力として供給され、
このMUX206は一連のピクセル・サンプルをフイルタ論理
ユニツト200のIN1入力に伝送する。このときフイルタ論
理ユニツト200はピラミツドの第１段として動作し、そ
のときフイルタ論理ユニツト200のIN1に供給された一連
のピクセル・サンプルはピラミツドへのG₀入力を構成す
る。これにより、G₁は第4bのフイルタ論理ユニツト200
のOUT1に発生し、L₀は上記フイルタ論理ユニツト200のO
UT2に発生する。

MUX210はOUT2からのL₀をプログラム可能遅延線228を経
てピラミツド処理装置100のビデオ出力226に伝送する。
こゝでL₀は以下に述べるように第１図の信号処理装置に
よつてさらに処理される。未だデシメートされていない
OUT1における一連のG₁ピクセル・サンプルは第１のRAM2
14への書込み入力としてMUX212を経て伝送される。しか
しながら、列カウンタ264および行カウンタ266は“÷2"
回路274、“÷2"回路272からそれぞれ供給されるクロツ
ク信号によつて増加される。すなわち、列カウンタ264
はピクセル・クロツク周波数の２分の１の周波数で増加
され、行カウンタ266は行クロツク周波数の２分の１の
周波数で増加される。これによつてイメージの水平走査
線の１つおきのものゝG₁サンプルの１つおきのものが第
１のRAM214に記憶され、それによつて水平および垂直の
双方の元における必要なデシメーシヨン（間引き）が行
なわれる。従つて、フイルタ論理ユニツト200のOUT1に
表われるすべてのG₁サンプルの４分の１のみが第１のRA
M214に記憶される。この処理は、ビデオ信号の各連続す
るイメージ・フレームの第１のフイールド期間の終りま
で続く。各連続するイメージ・フレームの第２のフイー
ルド期間の開始時に、列カウンタ264および行カウンタ2
66はそれぞれ全ピクセル・クロツク周波数、全行クロツ
ク周波数でクロツクされ、それによつてその第２のフイ
ールド期間の最初の４分の１においてのみ第１のRAM214
からすべての記憶されたG₁サンプルを直列的に読出す。
MUX206は、第１のRAM214から読出されたこれらのG₁ピク
セル・サンプルをフイルタ論理ユニツト200のIN1入力に
伝送する。これによつて、フイルタ論理ユニツト200のO
UT1にG₂サンプルが現われ、OUT2にL₁サンプルが現われ
る。

L₀信号について上に述べたと同じ態様でMUX210はL₁信号
をプログラム可能遅延素子228を経てビデオ出力226に伝
送する。しかしながら、このときMUX212はOUT1からのG₂
ピクセル・サンプルを第１のRAM214ではなく第２のRAM2
16に書込み入力として伝送される。第２のRAM216はその
書込みおよび読出しサイクル中、第１のRAM214に関して
上に述べたのと同じ態様で動作する。従つて、G₀サンプ
ルの数の僅か1/16の数に等しい水平および垂直にデシメ
ートされたG₂サンプルが先づ記憶され、次いで記憶され
たG₂サンプルが第２のフイールド期間の1/16で読出さ
れ、MUX206を経てフイルタ論理ユニツト200のIN1に伝送
される。

この処理はピラミツドの連続する段の各々について継続
し、第１および第２のRAM214および216の各々はデシメ
ートするために使用され、フイルタ論理ユニツト200のO
UT1からMUX212を経て上記RAM214、216に伝送されたガウ
シアン出力ピクセル・サンプルを記憶する。

前述の特開昭60−37811号明細書に詳細に示されている
ように、Ｎ段ピラミツド分析器からの分析された信号は
L₀、L₁……L_N-1およびG_Nからなる。前述のように、ピラ
ミツド処理装置100はラプラスの分析されたスペクトル
信号L₀、L₁……L_N-1の各々を順次ピラミツド処理装置10
0のビデオ出力226に伝送する。L_N-1がフイルタ論理ユニ
ツト200のOUT2からMUX210およびプログラム可能遅延手
段228を経てビデオ出力226に伝送されているときに、同
時に、残りのサブスペクトル信号G_Nはフイルタ論理ユニ
ツト200のOUT1からMUX122を経て２個のRAM214および216
の１つにデシメートされた形で記憶させるために伝送さ
れつゝある。今は、記憶されたデシメートされたG_Nピク
セル・サンプルを読出し、それをさらに処理することな
くビデオ出力226へ伝送する必要がある。これを実行す
るために、上述したプログラムと若干異なつたプログラ
ムが必要になる。

具体的には、フイルタ論理ユニツト・モジユール400bの
MUX308および312が、それらの各出力をそれらを各第１
の入力に結合するようにプログラムされ、それによつて
通路がフイルタ論理ユニツト200のIN2からピクセル遅延
手段310を経てOUT2へ伸びる。さらに、MUX208は読出さ
れたデシメートされたG_Nピクセル・サンプルをフイルタ
論理ユニツト200のIN2に伝送するようにプログラムさ
れ、また、MUX210はOUT2をプログラム可能遅延手段228
を経てビデオ出力226に伝送するようにプログラムされ
る。このようにして、デシメートされた残りの信号G_Nは
ピラミツド処理装置100のビデオ出力226に到達する。

一般には、ピラミツド処理装置100が使用された信号処
理装置（例えば第１図に示す信号処理装置）の動作はこ
の発明の部分ではない。しかしながら、大抵の場合、第
１図の接続線138に現われるL₀、L₁……L_N-1およびG_Nか
らなるピラミツド処理装置100からのピラミツド分析さ
れたビデオ出力は、通常、外部ALUおよびMUX104を経て
フレーム記憶部102の選択された１つに送られ、そこに
その元の形のまゝで、あるいは素子104のALUによつて変
更または修正された後、そこに記憶される。ピラミツド
分析された信号L₀、L₁……L_N-1およびG₀が記憶されると
いう事実により、ピラミツド処理装置100は後刻Ｇ′_０
信号を再構成するためのピラミツド合成器として動作す
ることができる。

フイルタ論理ユニツト200が第4b図の単一モジユール400
−ｂではなく、第4a図の２個のモジユール400−1a、400
−2aからなるという事実以外の事実により、バートのピ
ラミツド分析を行なうピラミツド処理装置100の動作
は、FSDピラミツド分析に関して上に述べた動作とすべ
ての重要な点に関して同じである。

ピラミツド処理装置100の動作の第２の例は、Ｎ段ピラ
ミツド合成を行なうための第4c図の単一モジユール400
−ｃに示す構成をもつたフイルタ論理ユニツトを使用す
ることである。この場合合成された信号Ｇ′_Ｎ、Ｌ′
_N-1…L₁、およびL₀は第１図の３個の外部フレーム記憶
部102の１つに記憶される。この処理は、外部フレーム
記憶部102の１つにおける記憶部からピラミツド処理装
置100の第１のRAM214へ残りの信号Ｇ′_Ｎが転送される
ことから始まる。これはＧ′_Ｎの残りの信号ピクセルの
サンプルをMUX104を通じて伝送し、これらを第１図に示
すように接続線122あるいは124を経てピラミツド処理装
置100へ８ビツト入力の１つとして供給することによつ
て行なわれる。同時に、フイルタ論理ユニツト200のMUX
312およびモジユール400−ｃはその入力をその出力に結
合するように一時的にプログラムされ、それによつてピ
クセル遅延手段310を介してIN₂とOUT₂との間に直接通路
を伸ばす。一方、MUX208はＧ′_Ｎビデオ入力をIN2に送
るようにプログラムされ、MUX210はOUT2に到達するＧ′
_Ｎの残りの信号を全列および行クロツク周波数でRAM214
に書込み入力として伝送するようにプログラムされる。
一旦この予備機能が実行されると、第4c図のモジユール
400−ｃの構成に示すように、MUX312はその第２の入力
をその出力に結合するようにプログラムされる。

次に第１のRAM214に記憶されたＧ′_Ｎ信号は列および行
クロツク周波数の２分の１の周波数で読出されて、ビデ
オ入力バス222およびMUX208を経てIN2に供給される。し
かしながら、フレーム記憶部102および第１のRAM214の
読出しタイミング制御の各プログラムは、第１のRAM214
から読出されたＧ′_Ｎ信号がフレーム記憶部102から読
出されたＬ′_N-1信号に対して正確に２水平走査線期間
だけ遅延されるようになされている。これによつて、加
算器314に第２の入力として供給されるフイルタ300から
の濾波されたＧ′_Ｎ出力の各フイルタ・サンプルが、第
4c図に示すように、加算器314に第１の入力として供給
されるその対応するピクセル・サンプルと時間的に一致
して生ずるようになる。

その結果、フイルタ論理ユニツト200はそのOUT2にＧ′
_N-1信号を発生することができる。第２のRAM216およびM
UX210は第２のRAM216に書込み入力としてＧ′_N-1信号を
供給するようにプログラムされる。

次に全過程がくり返され、記憶されたＬ′_K-2信号がフ
レーム記憶部102から読出されて、ビデオ入力バス222お
よびMUX208を経てIN2に供給され、記憶されたＧ′_N-1信
号が第２のRAM216から読出されて、MUX206を経てIN1に
供給される。その結果、Ｇ′_N-2信号がOUT2から取出さ
れて、MUX210を経て第１のRAM214に書込み入力として供
給される。

上記の処理はくり返される。この場合、第１および第２
のRAM214、216は、OUT2に発生する順次に下位の各Ｇ′
信号を記憶するために交互に使用され、それに続いてこ
のRAMからの読取りと、その記憶されたＧ′_Ｋ信号をMUX
206を経てIN1へ伝送する動作が、その関連するＬ′_K-1
信号がフレーム記憶部から読出され、バス222およびMUX
208を経てIN2に供給されると同時に行なわれる。このく
り返し処理はＧ′_０信号（すなわち、完全に回復された
信号が合成される）が最終的にフイルタ論理ユニツト20
0のOUT2に発生するまで続く。これが生ずると、MUX210
はＧ′_０信号をプログラム可能遅延段段228を経てピラ
ミツド処理装置100のビデオ出力226に伝送するようにプ
ログラムされ、第１図に示す信号処理装置の残りの部分
で使用される。例えば、合成されたＧ′_０信号は第１図
の素子104のALUによつてさらに処理を受け、あるいは処
理を受けることなく、またフレーム記憶部102でさらに
遅延を受け、あるいは遅延を受けることなく、モニタ12
8によつて回復された映像を表示させるために使用する
ことができる。あるいは、合成信号Ｇ′_０は何らかの他
の利用手段（図示せず）に供給されることもある。

これまでは、ピラミツド処理装置はNTSCビデオ信号の連
続するイメージ・フレームの各々の第１フイールドのみ
からなるビデオ入力信号に関連して動作すると仮定して
きた。しかし、これは必須の制限事項ではない。

必要とするイメージの情報量がさらに少ないようなある
場合には、ピラミツド処理装置に供給されるビデオ入力
信号は、NTSC信号の連続するフレームの１つおきのもの
ゝ１つだけのフイールドからなるものでよい（すなわ
ち、新しい情報が存在する各1/60秒のフイールド期間が
3/60秒の無効期間に続いて生ずる）。このような場合、
時間多重技術を使用して、単一のモジユールのみからな
るフイルタ論理ユニツト200をもつたバートのピラミツ
ド分析器を構成するのに充分の時間がある。さらに詳し
く言えば、１個のモジユールがG_K信号を供給するために
400−1aフイルタ・モジユール（第4a図）として先づプ
ログラムされ、上記のG_K信号は第１および第２のRAM21
4、216の一方に記憶される。その後、上記１個のモジユ
ールは400−2aモジユール（第4a図）としてプログラム
され、記憶されたG_K信号は第１および第２のRAM214、21
6のうちのこの信号が記憶されている一方のRAMから読出
され、その400−2aの構成中の単一モジユールに入力と
して供給される。それによつて、それからの出力として
L_K-1信号が取出される。

ピラミツド処理装置100は、デジタル的にサンプルされ
て順次走査ビデオ信号の形に変換された後の完全なNTSC
ビデオ信号に関して動作するように構成することもでき
る。これを実行するのに２つの方法がある。第１の方法
では順次走査ビデオ信号を第１および第２のチヤンネル
に分ける。第１のチヤンネルは順次走査ビデオ信号の連
続するフレームの１つおきのもののみからなり、他方の
チヤンネルは順次走査ビデオ信号の残りのフレームから
なる。連続するフレームのピクセル・サンプルは連続し
て隣接する各1/60秒のフレーム期間中に生ずる順次走査
ビデオ信号G₀を構成する。各チヤンネルにはそれ自身の
ピラミツド処理装置100が設けられており、一方のチヤ
ンネルのピラミツド処理装置の動作は、他方のチヤンネ
ルのピラミツド処理装置の動作に関して１フイールド期
間だけ遅延されている。第２の方法は順次走査ビデオ信
号G₀をデータ圧縮器を経て通過させ、データ圧縮器の出
力における各連続するフレームは第１の1/120秒の期間
中に生じ、それに続いて第２の1/120秒の無効期間が続
くようにするやり方である。これによると、２倍のクロ
ツク周波数で動作する単一のピラミツド処理装置100を
使用することができる。

これまでは、この発明を２元空間映像情報からなるイメ
ージについて説明したが、この発明は２元以下あるいは
２元以上のサンプルされた時間信号からなる情報と共に
動作するように構成することもできる。従つて、一般に
はこの発明の原理は、連続する時間サイクルの各々の期
間中、ｎ元（ｎは少なくとも１つの所定の整数）情報成
分の少なくとも１つのブロツクを特定する一連の時間信
号サンプルに関して動作するデジタル技術を利用したプ
ログラム可能ピラミツド処理装置に適用することができ
る。そして、この時間サイクルの各々は直列の形にある
時間信号サンプルの数と少なくとも同じ大きさのある数
のサンプル期間からなる。

さらに、ピラミツド処理装置100は、上述のバートのピ
ラミツド分析器、FSDピラミツド分析器、あるいはピラ
ミツド合成器に関連するこれらの算法を実行するために
のみ限られるものではない。

ピラミツド処理装置100はまた、プログラム可能フイル
タ論理ユニツトに供給されるデジタル制御信号の値に従
つて、これに供給された１あるいはそれ以上のサンプル
された信号入力群の指定された選択可能な関数として、
それから１あるいはそれ以上のサンプルされた信号出力
群を取出すための上記プログラム可能フイルタ論理ユニ
ツトを使用した他の任意所望のピラミツド算法を実行す
るためにも使用することができる。フイルタ論理ユニツ
トは第３図に示す構成をもつた１あるいはそれ以上のプ
ログラム可能フイルタ論理ユニツト・モジユールからな
るものでもよいし、あるいはフイルタ論理ユニツトは第
３図に示す構造とは異つた構造をもつた１あるいはそれ
以上のプログラム可能フイルタ論理ユニツト・モジユー
ルからなるものでもよい。

さらに、この発明のプログラム可能技術は、ピラミツド
処理の他に、他の形式の多重解像度（マルチレゾリュー
ション）処理を行なうためにも有効である。例えば、こ
の発明は、サブ領域の寸法の逆関数として変化する解像
度をもつてイメージの選択された上記サブ領域をサンプ
リングするような目的にも有利である。

【図面の簡単な説明】

第１図はこの発明のピラミツド処理装置を構成する信号
処理装置の一実施例の概略構成図、第２図はこの発明の
ピラミツド処理装置の好ましい実施例のブロツク図、第
３図はフイルタ論理ユニツト・モジユールのブロツク図
で、その１あるいはそれ以上のものが第２図のフイルタ
論理ユニツトからなるものを示す図、第4a、4b、4c図は
それぞれ第２図のフイルタ論理ユニツトの３個の異なる
機能構成を示す図である。 100……多重解像度処理を行う装置（ピラミッド処理装
置）、200……フイルタ論理ユニツト、214、216……ア
ドレス可能読出し／書込みメモリ、206、208……第２の
群のマルチプレクサ、210、212……第１の群のマルチプ
レクサ、OUT1、OUT2……フイルタ論理ユニツトの出力、
IN1、IN2……フイルタ論理ユニツトの入力、230……命
令メモリ、140、231……タイミングおよび制御手段。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 17/00 Ｚ 8842−5Ｊ 17/02 Ｈ 8842−5Ｊ Ｈ０４Ｎ 5/14 Ｚ (56)参考文献 特開 昭58−144272（ＪＰ，Ａ) 特開 昭60−204192（ＪＰ，Ａ) 特開 昭60−114018（ＪＰ，Ａ) 特開 昭58−214948（ＪＰ，Ａ) 特公 平４−11045（ＪＰ，Ｂ２) 特公 平４−80424（ＪＰ，Ｂ２) 米国特許4703514（ＵＳ，Ａ) 米国特許4661986（ＵＳ，Ａ) 米国特許4674125（ＵＳ，Ａ) 米国特許4709394（ＵＳ，Ａ) 英国特許2180676（ＧＢ，Ａ) 英国特許2143046（ＧＢ，Ａ) 英国特許2179818（ＧＢ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】相互に解像度が異なる各解像度レベルにお
   ける各連続的時間サイクル間に、ｎ元（ｎは少なくても
   １である整数）情報成分を定義している一連の時間信号
   サンプルを処理し、各前記時間サイクルは、前記一連の
   時間信号の数と少なくても同じ大きさの数のサンプル期
   間で構成されている、デジタル技術を利用する遅延リア
   ルタイム多重解像度処理装置において、 各連続的時間サイクル間に、供給された第１のデジタル
   制御信号の値に応じて、１組またはそれ以上のサンプル
   された信号入力の特定の選択可能な関数として、１組ま
   たはそれ以上のサンプルされた信号出力を生成し、逐次
   的に前記各レベルの解像度で処理を実行するプログラム
   可能なフィルタ論理ユニットと、 各々が、ｎ元の各々において、別々にアドレス可能であ
   り、供給された第２のデジタル制御信号の値に従って制
   御可能である複数のアドレス可能な読み出し／書き込み
   メモリ手段と、 個々に前記フィルタ論理ユニットの出力と関連する第１
   の組のマルチプレクサと、個々に前記フィルタ論理ユニ
   ットの入力と関連する第２の組のマルチプレクサとを含
   み、第３のデジタル制御信号の値に応じて、 （１）任意のフィルタ論理ユニットの出力を、書き込み
   入力として少なくても２つの前記メモリ手段の選択され
   た１つに、フィルタ論理ユニットの出力と個々に関連す
   る前記第１の組のマルチプレクサの１つを介して、 （２）少なくても２つの前記メモリ手段の任意の１つの
   読み出し出力を、フィルタ論理ユニットの入力の選択さ
   れた１つと、フィルタ論理ユニットの入力と個々に関連
   する前記第２の組のマルチプレクサの１つを介して、 （３）任意のフィルタ論理ユニットの出力を、直接的に
   前記フィルタ論理ユニットの入力の任意の選択された１
   つと、フィルタ論理ユニットの出力および前記フィルタ
   論理ユニットの入力された１つと個々に関連する前記第
   １および第２の組のマルチプレクサの各１つを介して、 （４）外部から供給された一連の前記時間信号サンプル
   を、前記フィルタ論理ユニットの入力の任意の選択され
   た１つと、前記フィルタ論理ユニットの入力と個々に関
   連する前記第２の組のマルチプレクサの１つを介して、 選択的に接続するプログラム可能な結合手段と、 前記各連続的時間サイクルの間に前記プログラム可能な
   フィルタ論理ユニットで行われる処理の解像度レベルを
   一緒に定める前記各第１、第２、および第３のデジタル
   制御信号を生成して供給し、各前記時間サイクル内の前
   記ある数のサンプル期間の各１つの間に前記第１、第
   ２、および第３のデジタル制御信号の各値を定めるアド
   レス可能な命令メモリ手段を含むタイミング及び制御手
   段と を有することを特徴とする遅延リアルタイム多重解像度
   処理装置。