JPH0738564B2 - Radio receiver - Google Patents
Radio receiverInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、PLLのリファレンス周波数が音声ノイズとな
ることを防止するラジオ受信機に関する。The present invention relates to a radio receiver that prevents a reference frequency of a PLL from becoming a voice noise.
PLL（フェイズ・ロックド・ループ）シンセサイザ方式
のラジオ受信機は、水晶発振出力をデジタルデバイダで
分周したリファレンス周波数frと受信局発周波数との位
相比較を行う。このfrは、AM（MW）帯ではチャンネル・
セパレーションが9KHz（日本・欧州）または10KHz（米
国）であるため、これ以上高い周波数に設定できない。
反面、frを低くし過ぎると聴覚特性の良好の音声帯域に
入り、ノイズ感を増長する結果になるので、一般にはチ
ャンネル・セパレーションと同じ値に設定する。このた
めfrの立上りおよび立下りが同じセット内で輻射ノイズ
となり、音声処理系に音声ノイズとして混入する。A PLL (Phase Locked Loop) synthesizer type radio receiver performs phase comparison between a reference frequency fr obtained by dividing a crystal oscillation output by a digital divider and a receiving station oscillation frequency. This fr is a channel in the AM (MW) band.
Since the separation is 9KHz (Japan / Europe) or 10KHz (US), it cannot be set to a higher frequency.
On the other hand, if fr is set too low, it enters the voice band with good auditory characteristics, resulting in increased noise feeling, so generally set it to the same value as the channel separation. Therefore, the rising and falling of fr become radiation noise within the same set, and are mixed into the audio processing system as audio noise.
このノイズを除去するためにノッチフィルタが用いられ
る。第６図はその一例で、伝達関数は である。ここで Ｒ＝R4＝R5 であり、またf0はノッチ周波数で である。ノッチの深さはR1を調整することで変更でき
る。但し、下式を満たす必要がある。A notch filter is used to remove this noise. Figure 6 shows an example of the transfer function. Is. Where R = R 4 = R 5 and f 0 is the notch frequency Is. The notch depth can be changed by adjusting R 1 . However, it is necessary to satisfy the following formula.
理想的にはｆ＝f0で（１）式がＨ（ｊω）＝０となれば
よいが、実際には有限値となり、一般には50〜60dBの減
衰が得られる。 Ideally, f = f 0 and Eq. (1) should be H (jω) = 0, but in reality, it is a finite value, and generally 50 to 60 dB of attenuation is obtained.
ところで、同じ受信機をチャンネルセパレーションの異
なる地域で利用する場合、ノチ周波数f0を変更しなけれ
ばならないが、第６図の回路ではC1,C2を交換しなけれ
ばならないので、実際には製造段階での設定以外には困
難である。また、製造段階でも異なる定数の素子を用い
るので、実質的には２機種を製造することになり、製造
工程の統一化を妨げる原因になる。By the way, when the same receiver is used in areas with different channel separations, the notch frequency f 0 must be changed, but in the circuit of FIG. 6, C 1 and C 2 must be exchanged, so in practice It is difficult except for the setting at the manufacturing stage. Further, since elements with different constants are used even in the manufacturing stage, two models are practically manufactured, which is a cause of hindering unification of manufacturing processes.
本発明は、上述したノッチフィルタをデジタル信号処理
プロセッサで実現することにより、そのノッチ周波数を
ハードウエアの交換なく変更可能とするものである。The present invention realizes the notch filter described above by a digital signal processor so that the notch frequency can be changed without hardware replacement.
本発明は、PLLシンセサイザ方式のAMチューナの音声信
号をA/D変換器でデジタル信号に変換してデジタル信号
処理プロセッサに入力し、制御用マイクロコンピュータ
から該プロセッサに対しフィルタ係数を与えて該プロセ
ッサでノッチフィルタ処理されるラジオ受信機におい
て、該制御用マイクロコンピュータは、AMチューナのチ
ャンネルセパレーションを判断する手段と、それに対応
するノッチ周波数のフィルタ係数を該プロセッサに与え
る処理をする手段とを備えたことを特徴とするものであ
る。The present invention converts an audio signal of a PLL synthesizer type AM tuner into a digital signal by an A / D converter and inputs the digital signal to a digital signal processing processor, and a filter coefficient is given to the processor from a control microcomputer to the processor. In the notch-filtered radio receiver, the control microcomputer comprises means for judging the channel separation of the AM tuner, and means for giving the corresponding notch frequency filter coefficient to the processor. It is characterized by that.
デジタル信号処理プロセッサは各種のフィルタ処理を実
行するプログラムを有するが、ノッチフィルタ処理もそ
の１つである。但し、そのフィルタ係数は制御用マイク
ロコンピュータから与えるので、該マイクロコンピュー
タが現時点のAMチャンネル・セパレーションを判断すれ
ば、それに対応するフィルタ係数を該プロセッサに与え
ることができる。このことにより、ハードウエアを変更
することなくノッチ周波数を変更することができる。The digital signal processor has programs for executing various filter processes, and notch filter process is one of them. However, since the filter coefficient is given from the control microcomputer, if the microcomputer judges the current AM channel separation, the corresponding filter coefficient can be given to the processor. This allows the notch frequency to be changed without changing the hardware.
〔実施例〕 第１図はFMチューナ１、AMチューナ２、カセットデッキ
アンプ３を音源とするオーディオシステムのブロック図
で、チューナ1,2はいずれもスーパーヘテロダイン方式
のPLLシンセサイザ型である。ANTはアンテナ、RFは高周
波段、MIXは周波数ミキサ段、LOは局部発振器、IFは中
間周波段、DETは検波段で、局部発振器LOの発振周波数
は制御用マイクロコンピュータ（CPU）４からの分周比
Ｎ値によって変更される。つまり、局部発振器LOの出力
AMLO/FMLOは位相同期部PLL内の可変分周器で1/Nに分周
された後に位相比較器で基準周波数frと比較され、その
誤差分がローパスフィルタLPFを通過してチューニング
バイアスTBとなる。LO,PLL,LPFは閉ループを構成するの
で、分周比Ｎ値を変更するとLOの周波数はLPFの出力TB
を０にするように変化する。[Embodiment] FIG. 1 is a block diagram of an audio system in which an FM tuner 1, an AM tuner 2, and a cassette deck amplifier 3 are used as a sound source. The tuners 1 and 2 are both super heterodyne type PLL synthesizer types. ANT is an antenna, RF is a high frequency stage, MIX is a frequency mixer stage, LO is a local oscillator, IF is an intermediate frequency stage, DET is a detection stage, and the oscillation frequency of the local oscillator LO is the frequency from the control microcomputer (CPU) 4. It is changed depending on the circumference ratio N value. That is, the output of the local oscillator LO
AMLO / FMLO is divided into 1 / N by the variable frequency divider in the phase locked loop PLL and then compared with the reference frequency fr by the phase comparator, and the error component passes through the low pass filter LPF and becomes the tuning bias TB. Become. Since LO, PLL, LPF form a closed loop, changing the frequency division ratio N value will change the LO frequency to the LPF output TB.
Changes to 0.
カセットデッキアンプ３は磁気ヘッドHD、イコライザア
ンプEQ AMP、フラットアンプFLAT AMP、ノイズリダク
ション・システムDOLBY（商標）からなり、カセットデ
ッキ（デッキドライバを含む）５が対となる。CPU4に対
してはキーパッド・マトリクス６から音源選択、音量調
整等の各種節示を入力できる。７は各音源の動作状態を
表示するディスプレイ、８はCPU4からの指示で音源切換
えを行う切換機能と、選択された音声信号をデジタル信
号に量子化する機能を有する16ビットのA/D変換器、９
はチューナ1,2の各シグナルレベル（電界強度を示す）
をデジタル信号に量子化してCPU4に入力する６ビットの
A/D変換器、10はA/D変換器８の出力を信号処理するデジ
タル信号処理プロセッサ、11は量子化されているDSP10
の出力をアナログ信号に復元する16ビットのD/A変換
器、POW AMPはパワーアンプ、SPはスピーカーである。The cassette deck amplifier 3 is composed of a magnetic head HD, an equalizer amplifier EQ AMP, a flat amplifier FLAT AMP, and a noise reduction system DOLBY (trademark), and a cassette deck (including a deck driver) 5 is a pair. To the CPU 4, various kinds of clauses such as sound source selection and volume adjustment can be input from the keypad matrix 6. 7 is a display for displaying the operating state of each sound source, 8 is a 16-bit A / D converter having a switching function for switching the sound source according to an instruction from the CPU 4, and a function for quantizing the selected audio signal into a digital signal. , 9
Is each signal level of tuner 1 and 2 (indicating electric field strength)
Is quantized into a digital signal and input to CPU4
A / D converter, 10 is a digital signal processor for processing the output of the A / D converter 8, 11 is a quantized DSP 10
Is a 16-bit D / A converter that restores the output of an analog signal, POW AMP is a power amplifier, and SP is a speaker.
第２図はDSP10のアーキテクチャを示す概略構成図で、
プログラムバス20にはプログラムメモリ（ROM）21、プ
ログラムカウンタ22、I/Oインターフェイス23、クロッ
ク発振器24が接続され、インターフェイス23は更に制御
用マイクロコンピュータ４やA/D,D/A変換器8,11に接続
される。一方、データバス31にはデータメモリ（RAM）2
5やアドレスカウンタ26、或いは乗算器27、加算器28、
アキュムレータ29、演算器30が接続される。Figure 2 is a schematic block diagram showing the architecture of DSP10.
A program memory (ROM) 21, a program counter 22, an I / O interface 23, and a clock oscillator 24 are connected to the program bus 20, and the interface 23 further includes a control microcomputer 4, an A / D, D / A converter 8, Connected to 11. On the other hand, the data memory (RAM) 2 on the data bus 31
5, an address counter 26, a multiplier 27, an adder 28,
The accumulator 29 and the arithmetic unit 30 are connected.
DSP10で扱う数は10進数で0.998046875〜−1.0、バイナ
リ数で表示すると0111111111〜1000000000（符号付２の
補数）、ヘキサ数では1FF〜200である。このDSP10のCPU
4の間の通信はアドレス８ビット、データ10ビットのシ
リアルクロック同期式で、アドレスはDSPプログラム上
に定義付けられたDSP内RAMアドレスである。デーダ（係
数値）はDSP内RAMアドレスで指示されたアドレスに格納
され、DSPプログラムに従って各種フィルタの係数値と
して使用される。The numbers handled by the DSP 10 are 0.998046875 to -1.0 in decimal numbers, 0111111111 to 1000000000 (two's complement with a sign) when displayed in binary numbers, and 1FF to 200 in hexa numbers. CPU of this DSP10
The communication between 4 is a serial clock synchronous system with an address of 8 bits and data of 10 bits, and the address is a RAM address in the DSP defined on the DSP program. The data (coefficient value) is stored at the address designated by the RAM address in the DSP and used as the coefficient value of various filters according to the DSP program.
第３図はDSP10内のデジタルフィルタ処理を機能ブロッ
ク化して示したもので、は加算器、Z-1は１サンプル
遅延（サンプリング周波数は38KHz）、fwA,f1A,……は
フィルタ係数を示す。このうちノッチフィルタに関係す
る基本的な係数はf1A,g1Aであり、場合によってはf2A,g
2Aを使用して２段構成とする。以下に具体例を説明す
る。FIG. 3 shows the digital filter processing in the DSP 10 as a functional block, where is an adder, Z -1 is one sample delay (sampling frequency is 38 KHz), and fwA, f1A, ... Are filter coefficients. Of these, the basic coefficients related to the notch filter are f1A, g1A, and in some cases f2A, g1A
A two-stage configuration using 2A. A specific example will be described below.
例えばf0＝10KHzとするには fwA＝0.758770,f1A＝0.1175800,f2A＝0.7585770 g1A＝−0.1200000,g2A＝−0.5000000 fwB＝1.0000000 fwC＝1.0000000 とし、他は全て０とする。また、これをf0＝9KHzに変更
するには f1A＝−0.1175800 g1A＝0.1200000 に変更すればよい（他は同じ）。第４図はこの周波数特
性である。For example, to set f 0 = 10 KHz, fwA = 0.758770, f1A = 0.1175800, f2A = 0.7585770 g1A = -0.1200000, g2A = -0.5000000 fwB = 1.0000000 fwC = 1.0000000, and all other 0. To change this to f 0 = 9KHz, change to f1A = -0.1175800 g1A = 0.1200000 (others are the same). FIG. 4 shows this frequency characteristic.
第５図は上述したフィルタ係数の設定処理等を行う制御
用マイクロコンピュータ４のフローチャートである。こ
のマイクロコンピュータ４はキーパッド・マトリクス６
からのキー入力によりAMチューナ,FMチューナ，カセッ
トデッキの各処理を行うが、AMチューナ処理では更にチ
ャンネル・セパレーション（9KHzか10KHzか）を判断
し、対応するフィルタ係数f1A,g1AをDSP10に与える（他
の変更しない係数については省略してある）。FIG. 5 is a flow chart of the control microcomputer 4 that performs the above-described filter coefficient setting processing and the like. This microcomputer 4 has a keypad matrix 6
The AM tuner, FM tuner, and cassette deck are processed by key input from, but in the AM tuner processing, the channel separation (9KHz or 10KHz) is further judged and the corresponding filter coefficients f1A and g1A are given to the DSP10 ( Other constants are omitted).
以上述べたように本発明によれば、ハードウエアを変更
することなくノッチフィルタの中心周波数をチャンネル
セパレーションに応じて変更でき、PLLシンセサイザの
リファレンス周波数の輻射ノイズを効果的に除去するこ
とができる。また、制御用マイクロコンピュータでAM帯
を選択したとき、自動的にフィルタを変えられるので、
操作面の煩わしさがない利点がある。As described above, according to the present invention, the center frequency of the notch filter can be changed according to the channel separation without changing the hardware, and the radiation noise at the reference frequency of the PLL synthesizer can be effectively removed. Also, when the AM band is selected with the control microcomputer, the filter can be changed automatically,
There is an advantage that the operation side is not bothered.
第１図は本発明を適用したオーディオシステムのブロッ
ク図、第２図および第３図はデジタル信号処理プロセッ
サの概略構成図およびデジタルフィルタの構成図、第４
図はノッチフィルタの周波数特性図、第５図は制御用マ
イクロコンピュータのフローチャート、第６図は従来の
ノッチフィルタの回路図である。 図中、２はAMチューナ、４は制御用マイクロコンピュー
タ、8,9はA/D変換器、10はデジタル信号処理プロセッサ
である。FIG. 1 is a block diagram of an audio system to which the invention is applied, FIGS. 2 and 3 are schematic configuration diagrams of a digital signal processor and a configuration diagram of a digital filter, and FIG.
FIG. 5 is a frequency characteristic diagram of a notch filter, FIG. 5 is a flow chart of a control microcomputer, and FIG. 6 is a circuit diagram of a conventional notch filter. In the figure, 2 is an AM tuner, 4 is a control microcomputer, 8 and 9 are A / D converters, and 10 is a digital signal processor.
フロントページの続き (72)発明者 橋本 順次 兵庫県神戸市兵庫区御所通１丁目２番28号 富士通テン株式会社内 (56)参考文献 特開 昭60−64579（ＪＰ，Ａ) 特開 昭50−104889（ＪＰ，Ａ) 特開 昭58−111424（ＪＰ，Ａ) 特開 昭60−141026（ＪＰ，Ａ) 実開 昭58−64157（ＪＰ，Ｕ)Continuation of front page (72) Inventor Hashimoto Sequentially 1-228 Goshodori, Hyogo-ku, Kobe, Hyogo Prefecture, within Fujitsu Ten Ltd. (56) References JP-A-60-64579 (JP, A) JP-A-50 -104889 (JP, A) JP-A-58-111424 (JP, A) JP-A-60-141026 (JP, A) Actual development Sho-58-64157 (JP, U)
Claims (1)
信号をA/D変換器でデジタル信号に変換してデジタル信
号処理プロセッサに入力し、制御用マイクロコンピュー
ターから該プロセッサに対しフィルタ係数を与えて該プ
ロセッサでノッチフィルタ処理させるラジオ受信機にお
いて、該制御用マイクロコンピュータは、AMチューナの
チャンネルセパレーションを判断する手段と、それに対
応するノッチ周波数のフィルタ係数を該プロセッサに与
える処理をする手段とを備えたことを特徴とするラジオ
受信機。1. A PLL synthesizer type AM tuner audio signal is converted into a digital signal by an A / D converter and input to a digital signal processing processor, and a filter coefficient is given from the control microcomputer to the processor. In a radio receiver for notch filtering by a processor, the control microcomputer includes means for judging channel separation of an AM tuner, and means for giving a corresponding notch frequency filter coefficient to the processor. A radio receiver characterized in that
Priority Applications (1)
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| JP61049262A JPH0738564B2 (en) | 1986-03-06 | 1986-03-06 | Radio receiver |
Applications Claiming Priority (1)
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| JP61049262A JPH0738564B2 (en) | 1986-03-06 | 1986-03-06 | Radio receiver |
Publications (2)
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| JPS62206917A JPS62206917A (en) | 1987-09-11 |
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ID=12825912
Family Applications (1)
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1986
- 1986-03-06 JP JP61049262A patent/JPH0738564B2/en not_active Expired - Fee Related
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