JPH0740433B2 - 半導体メモリセル - Google Patents

Description

【発明の詳細な説明】 本発明は小型化してもアルファ粒子などの放射性粒子に
よって引き起こされるソフトエラーの発生が少ないスタ
ティック型半導体メモリセルに関するものである。

アルファ粒子などの放射性粒子が半導体内に入射する
と、半導体内部には多量の電荷が生成される。これらの
電荷が半導体メモリセル内部の電極に流入すると、その
電極の電位を変化させ、その結果ソフトエラーを起す。
半導体メモリセル内の電極が取り扱う電荷量が大きい時
は、このような内部生成電荷の流入の影響は小さく、こ
のメモリセルがソフトエラーを起すことは少ない。しか
し半導体メモリセルが小型化されると、メモリセル内電
極の取り扱う電荷量が減少するため、ソフトエラーの問
題が重大となる。

従来の半導体メモリセルでは、メモリセル内電極の構造
を改良し、放射性粒子によって生成される電荷のこの電
極への流入を少なくすること、この電極の取り扱う電荷
量を流入電荷量以上に保つことによってソフトエラーを
防いでいた。しかしメモリセル内電極へ流入する電荷量
を減らすことには限界があるため、その電極で取り扱う
電荷量をある値以上に保たなければならない。そのため
従来の半導体メモリセルではその大きさも、その消費電
力もある値以上に保たなければならなかった。このこと
は、この半導体メモリセルの小型化およびこの半導体メ
モリセルを使ったメモリ装置の集積化にとって大きな障
害となっていた。

本発明の目的はアルファ粒子などの放射性粒子によって
引き起されるソフトエラーの発生が極めて少なく、ソフ
トエラー対策のために小型化，集積化が制限されること
の少ない半導体メモリセルを提供することである。

本発明による半導体メモリセルは、第１通電電極，第２
通電電極，ゲート電極を有する第１導電型の第1FETと、
第1FETの第１通電電極に接続された第１通電電極，第1F
ETのゲート電極に接続された第２通電電極，第1FETの第
２通電電極に接続されたゲート電極を有する第１導電型
の第2FETと、第１通電電極，第２通電電極，ゲート電極
を有する第２導電型の第3FETと、第3FETの第１通電電極
に接続された第１通電電極，第3FETのゲート電極に接続
された第２通電電極，第3FETの第２通電電極に接続され
たゲート電極を有する第２導電型の第4FETと、第1FETの
第２通電電極と第3FETの第２通電電極の間に接続された
第１ダイオードと、第2FETの第２通電電極と第4FETの第
２通電電極の間に接続された第２ダイオードと、を備え
たことを特徴とする。

次に図を参照しながら、本発明の半導体メモリセルの動
作原理および効果を説明する。

第１図は本発明のメモリセルをMOSFETとシリコン接合ダ
イオードを用いて構成した一例を示している。この図の
101,102はＰ型チャネルMOSFET103,104はＮ型チャネルMO
SFET、105,106は順方向に接続されたシリコン接合ダイ
オード、107,108は選択ゲートとして使用されるＮ型チ
ャネルMOSFET、109,110は電源線、111,112はワード線、
113,114はビット線をそれぞれ示す。

この図の例ではＮ型チャネルMOSFET103,104,107,108の
閾値電圧は1V、Ｐ型チャネルMOSFET101,102の閾値電圧
は−1Vで、これらのMOSFETはゲートにこの閾値電圧が印
加されたときμＡオーダのチャネル電流を流せるものと
仮定する。さらに電源線109,110にはそれぞれ5V,0Vの一
定電位が供給されており、シリコン接合ダイオード105,
106は第２図に示されるような順方向電流−電圧特性を
もつものと仮定する。

今、このセルに書き込みを行うときのことを考える。Ｎ
型チャネルMOSFET107,108はオフ状態で節点N2の電位と
節点N4の電位がそれぞれ5V,4.4Vの場合を考える。この
ときＮ型チャネルMOSFET103はオン,P型チャネルMOSFET1
01はオフ状態にある。そのため節点N3の電位は速やかに
0Vとなり、節点N1の電位は、はじめ1V以上あれば、ダイ
オードを流れる電流により徐々に下がり、例えば節点N
1,N2,N3,N4の容量が10^-14F程度と仮定すると10ナノ秒オ
ーダの後には0.6Vぐらいになる。この0.6Vというのは第
２図に示されるダイオード電流が１μＡオーダになると
きの印加電圧に相当する。その後、時間の経過とともに
ダイオード電流により徐々に節点N1の電位は下がり、例
えば10マイクロ秒オーダの後には約0.4Vとなる。一方、
節点N1の電位と節点N3の電位がそれぞれ0.6V以下,0Vで
あるため、Ｐ型チャネルMOSFET102はオン、Ｎ型チャネ
ルMOSFET104はオフ状態にある。そのため、節点N2の電
位は5Vが保持され、節点N4の電位はダイオード106を流
れる電流により徐徐に上昇し、10ナノ秒オーダ後には約
4.4V、10マイクロ秒オーダ後には4.6Vぐらい上昇する。

このようにして節点N2,N4が高電位、節点N1,N3が低電位
の状態は安定であり、いつまでも保持される。また、本
メモリセルが対称であることから容易にわかるように、
節点N1,N3が高電位で節点N2,N4が低電位という逆の状態
も同様に安定である。本メモリセルはこの２つの安定状
態を２進情報に対応させてメモリセルとして機能する。

書き込み，読み出し動作はワード線111,112を高電位に
し、Ｎ型チャネルMOSFET107,108をオン状態にし、ビッ
ト線113,114を通して行われる。

アルファ粒子等の放射性粒子の入射によって半導体内に
生成された電荷が、この半導体内部の電極に流入する
と、該電極の電位は、該電極とその周囲の半導体との間
の電位差を減らす方向に変化する。よって、もともと半
導体内部電極とその周囲半導体とが同電位の場合には該
電極電位はアルファ粒子等の影響を受けない。

第１図のメモリセルの例では、節点N1,N2を構成する半
導体領域をＰ型半導体に限り、それに隣接する半導体領
域を5Vの電位に保たれたＮ型半導体に限ることができ
る。なぜなら節点N1、N2はＰ型チャネルMOSFET101、102
のドレイン領域とダイオード105、106のＰ側領域に接続
されているが、これらの領域は通常Ｐ型半導体であり、
さらに、同じ半導体基板上に導電型の違うMOSFETを形成
しているので、これらの領域は5V電位の供給されたＮウ
ェルと呼ばれるＮ型半導体内に形成されるからである。
同様に節点N3,N4を構成する半導体領域をＮ型半導体に
限り、それに隣接する半導体領域を0Vの電位に保たれた
Ｐ型半導体に限ることができる。

節点N2,N4が高電位，節点N1,N3が低電位にある状態でα
粒子等の放射性粒子が入射した場合を考える。節点N2,N
3の電位は周囲の半導体領域と同電位であるから、上記
の理由により、ここにα粒子が入射しても本メモリセル
の状態が壊されることはない。尚、α粒子の入射が２つ
以上の節点に同時に影響を及ぼす可能性は極めて低いた
め、ここでは考えないことにする。

次に、この状態で、α粒子等が節点N1に入射した場合を
考える。この場合、節点N1を構成するＰ型半導体領域に
はα粒子等によって生成された正孔が流入し、その電位
は周囲のＮ型領域の電位と同じ5Vまで急激に上昇する。
このようにＰ型領域が5Vになると、Ｐ型領域付近のポテ
ンシャルが一定になるため、この正孔の流入は止まる。

そのため、節点N1に流入するα粒子等によって生成され
た正孔の流れは、はじめの数ナノ秒は大きいものの、そ
の後は小さくなり、一般に本メモリセルを構成するMOSF
ETのオン電流に比べると無視できるようになってしま
う。

このようにして節点N1の電位が5Vになるとダイオード10
5を通して電流が流れ、節点N3の電位は１ナノ秒オーダ
の後には4.4Vぐらいまで上昇する。一方、α粒子等の入
射が、本メモリセルへの書き込み動作が行われてから、
10マイクロ秒オーダ以上経った時に生じたと仮定する
と、節点N4の電位は4.6V以上になっている。上で述べた
ように、α粒子等が入射して数ナノ秒経過した後ではα
粒子等による生成電流はほとんど無視できることから、
それ以後は、ダイオード105を流れ、節点N3の電位を引
上げる電流は考えなくてもよい。そうすると、数ナノ秒
には、節点N3、N4の電位はそれぞれ4.4V、4.6V以上にな
り、僅かであるがN3、N4の間に電位差（0.2V以上）が残
り、これはその後MOSFET103、104で構成される差動増幅
器によって増幅される。すなわち、節点N3の電位は節点
N4よりも低いため下がり0Vとなり、節点N4の電位は節点
N3そしてN1の電位低下によってMOSFET102がオンするた
め、高電位に引き上げられる。

このようにして節点N1にα粒子等の放射性粒子が入射し
ても、本メモリセルの状態が壊されることはない。この
ことは節点N4にα粒子等が入射した場合にも、本メモリ
セルがもう一方の状態すなわち節点N1,N3が高電位で節
点N2,N4が低電位の状態の場合にも全く同様に成立す
る。以下N4にα線が入射した場合を説明する。前述の実
施例と同じく電源電圧を5Vとし、ノードN1,N2の電圧が
それぞれ0.4、5V、N3,N4がそれぞれ０、4.6Vで安定状態
であるとする。この状態でα線がN4に入射したとする
と、電子が周囲から流入し電位はN4の周囲を囲むｐ型領
域の0Vと同じ電位まで下降する（ｐ型領域は0Vに接続さ
れている）。要するに情報が破壊される。α線によって
電流が流れる時間は数ナノ秒なので、この数ナノ秒の間
にダイオード106を通して電流が流れN2が0.6V程度まで
下降する。一方N1は0.4Vなので、N2との間に電位差が0.
2V残っている。N3,N4の方は情報が破壊されているが、N
1,N2の間に情報が残っている。それがトランジスタ10
1、102で増幅され元に戻る。つまりN2の電位がN1より高
いので102がON,101がOFFになっていき元の状態に戻る。
そのため本メモリセルはα粒子等の入射によって記憶状
態が壊されることの少ないメモリセルである。

本メモリセルの動作を説明するため、第１図の実施例で
はダイオードとしてシリコン接合ダイオードを用いた
が、本発明はこれに限る必要はない。

第２図にその特性を示すように、電流−電圧特性が指数
関数的なものであれば他のダイオードであっても構わな
い。例えばカリウム砒素接合ダイオードでも構わない
し、２つ以上のシリコン接合ダイオードを並列または直
列につないだものでも構わないし、第３図にその実施例
を示すようにMOSFETの一方の通電電極とゲート電極を併
合させたダイオードでも構わない。

第３図は本発明のメモリセルの他の実施例を示してい
る。第１図のシリコン接合ダイオード105,106の代り
に、一方の通電電極とゲート電極を併合したＮ型チャネ
ルMOSFETで構成したダイオードが使われている他は第１
図の実施例と同じである。各部を示す番号の１桁目と２
桁目は第１図のそれと対応している。この実施例ではダ
イオードの電流−電圧特性をMOSFETの閾値電圧やゲイン
定数を変えることにより、自由に変えられる特徴があ
る。

本発明のメモリセルの動作の説明において、書き込み動
作後10マイクロ秒オーダ以上経ってからα粒子等が入射
した場合を考えた。しかし本発明のメモリセルの効果は
α粒子等の入射がこれよりも早くてもなくなることはな
い。α粒子等の入射がもっと早い場合、節点N3とN4の電
位差が上記の例の0.2Vよりももっと小さくなるが、その
分上記の差動増幅器の感度が高ければ、記憶状態が壊さ
れないからである。

さらにダイオードの特性を変えればα粒子等入射時にお
ける節点N3,N4間の電位差をもっと大きくすることが可
能である。例えば、第１図のダイオード105,106とし
て、第２図の電流−電圧特性をもつシリコン接合ダイオ
ードを２つ直列につないだものを使えば、書き込み後10
マイクロ秒オーダ後にα粒子等が入射した時の接点N3,N
4間の電位差を約0.4Vと倍にすることができる。これは
シリコン接合ダイオードを２つ直列につないだダイオー
ドの電流−電圧特性の傾きが第２図のそれの半分になる
からである。

本発明のメモリセルの動作の説明において、節点N1にα
粒子等が入射すると節点N1の電位は周囲のＮ型半導体領
域と同じ5Vになると述べたが、実際には短い時間ではあ
るが5Vを越える可能性がある。この場合でも、Ｐ型チャ
ネルMOSFET101が１μＡオーダの電流を流す閾値電圧よ
りもダイオード105が１μＡオーダの電流を流す閾値電
圧を低くしておけば問題はない。何故ならば、Ｐ型チャ
ネルMOSFET101のゲート電圧は5Vであるから、節点N1の
電位が5VからＰ型チャネルMOSFET101の閾値電圧を引い
た値以上になると、Ｐ型チャネルMOSFET101がオンする
ため、節点N1の電位はこの値以上にならないからであ
る。

上述のごとく、節点N1の電位の最大値は、その周囲にあ
るＮ型半導体領域の電位ばかりでなくＰ型チャネルMOSF
ET101の閾値電圧でも決まる。

そのため本メモリセルを構成するMOSFETの基板電位は第
１図の例に示したようにＰ型チャネルMOSFETは5V、Ｎ型
チャネルMOSFETは0Vと限定する必要はない。

以上本発明の半導体メモリセルの動作を第１図の実施例
を用い、特に節点N1の電位を中心に説明したが、本発明
はこれに限ることはない。

【図面の簡単な説明】

第１図は本発明のメモリセルをMOSFETとシリコン接合ダ
イオードを用いて構成した一例を示す回路図。 第２図は第１図で用いたシリコン接合ダイオードの順方
向電流−電圧特性を示す図。 第３図は本発明のメモリセルの他の実施例を示す回路
図。 図において、101,301,102,302……Ｐ型チャネルMOSFE
T、103,303,104,304,107,307,108,308……Ｎ型チャネル
MOSFET、105,106……シリコン接合ダイオード、305,306
……一方の通電電極とゲート電極を併合して構成したダ
イオード、109,309,110,310……電源線、111,311,112,3
12……ワード線、113,313,114,314……ビット線

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１通電電極，第２通電電極，ゲート電極
   を有する第１導電型の第1FETと、第1FETの第１通電電極
   に接続された第１通電電極，第1FETのゲート電極に接続
   された第２通電電極，第1FETの第２通電電極に接続され
   たゲート電極を有する第１導電型の第2FETと、第１通電
   電極，第２通電電極，ゲート電極を有する第２導電型の
   第3FETと、第3FETの第１通電電極に接続された第１通電
   電極，第3FETのゲート電極に接続された第２通電電極，
   第3FETの第２通電電極に接続されたゲート電極を有する
   第２導電型の第4FETと、第1FETの第２通電電極と第3FET
   の第２通電電極の間に接続された第１ダイオードと、第
   2FETの第２通電電極と第4FETの第２通電電極の間に接続
   された第２ダイオードと、を備えたことを特徴とする半
   導体メモリセル。