JPH0740745B2 - White level stabilization circuit - Google Patents
White level stabilization circuitInfo
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- JPH0740745B2 JPH0740745B2 JP59042332A JP4233284A JPH0740745B2 JP H0740745 B2 JPH0740745 B2 JP H0740745B2 JP 59042332 A JP59042332 A JP 59042332A JP 4233284 A JP4233284 A JP 4233284A JP H0740745 B2 JPH0740745 B2 JP H0740745B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はテレビ受像機における自動ホワイトバランス調
整回路に用いられる白レベル安定化回路に関する。Description: TECHNICAL FIELD The present invention relates to a white level stabilizing circuit used in an automatic white balance adjusting circuit in a television receiver.
背景技術とその問題点 第１図は従来の自動ホワイトバランス調整回路を含むテ
レビ受像機の回路系統を示す。Background Art and Problems Thereof FIG. 1 shows a circuit system of a television receiver including a conventional automatic white balance adjusting circuit.
図において、アンテナ１で受信された受信信号からチユ
ーナ２により選局されたテレビジヨン信号は、中間周波
回路３に加えられて所定周波数の中間周波信号に変換さ
れ、この中間周波信号は映像検波回路４に加えられて映
像検波される。この映像検波回路４から得られる映像信
号SVは同期分離回路５に加えられると共に、Y/C分離回
路６に加えられてＹ信号（輝度信号）とＣ信号（クロマ
信号）とに分離される。上記Ｙ信号は利得制御増巾器７
に加えられ、上記Ｃ信号は利得制御増巾器８に加えられ
ると共にバーストゲート回路９に加えられる。上記利得
制御増巾器７、８はピクチヤー調整回路として用いられ
るもので、可変抵抗器10から得られる制御電圧により利
得が制御されることにより、Ｙ信号及びＣ信号のピクチ
ヤー調整が行われる。ピクチヤー調整が成されたＹ信号
はクランプ回路11でレベルクランプされた後、マトリツ
クス回路12に加えられる。またピクチヤー調整されたＣ
信号はカラー調整回路13において、可変抵抗器14から得
られる制御電圧によりカラー調整が行われた後、カラー
復調回路15に送られる。またバースゲート回路９により
Ｃ信号から抜き取られたカラーバースト信号はサブキヤ
リア発振器16を駆動し、この発振器16から得られるサブ
キヤリアは移相回路17において、可変抵抗18から得られ
る制御電圧により位相調整された後、上記カラー復調回
路15に加えられる。このカラー復調回路15から得られる
Ｒ−Ｙ、Ｂ−Ｙの色差信号はマトリツクス回路12に送ら
れる。In the figure, a television signal selected by a tuner 2 from a received signal received by an antenna 1 is added to an intermediate frequency circuit 3 and converted into an intermediate frequency signal of a predetermined frequency, and this intermediate frequency signal is detected by a video detection circuit. 4 is added and video detection is performed. The video signal S V obtained from the video detection circuit 4 is applied to the sync separation circuit 5 and also applied to the Y / C separation circuit 6 to be separated into a Y signal (luminance signal) and a C signal (chroma signal). . The Y signal is the gain control amplifier 7
The C signal is applied to the gain control amplifier 8 and the burst gate circuit 9. The gain control amplifiers 7 and 8 are used as a picture adjustment circuit, and the picture signals of the Y signal and the C signal are adjusted by controlling the gain by the control voltage obtained from the variable resistor 10. The Y signal subjected to the picture adjustment is level-clamped by the clamp circuit 11 and then applied to the matrix circuit 12. In addition, the picture adjusted C
The signal is color-adjusted in the color adjusting circuit 13 by the control voltage obtained from the variable resistor 14, and then sent to the color demodulating circuit 15. The color burst signal extracted from the C signal by the verse gate circuit 9 drives the subcarrier oscillator 16, and the subcarrier obtained from this oscillator 16 has its phase adjusted in the phase shift circuit 17 by the control voltage obtained from the variable resistor 18. After that, it is added to the color demodulation circuit 15. The RY and BY color difference signals obtained from the color demodulation circuit 15 are sent to the matrix circuit 12.
一方、同期分離回路５から得られる水平及び垂直同期信
号は水平偏向回路19及び垂直偏向回路20に加えられる。
これらの水平及び垂直偏向回路19、20は上記同期信号に
基いて水平ブランキングパルスHP及び垂直バランキング
パルスVPを作つてタイミングパルス発生回路21及びマト
リツクス回路12に加えると共に、水平偏向信号HF及び垂
直偏向信号VFを作つて陰極線管22の水平及び垂直偏向コ
イル（図示せず）に加える。タイミング発生回路21は上
記パルスHP、VPに基いてバースト抜き取りパルスを作つ
て前記バーストゲート回路９に加えると共に、後述する
白タイミングパルスPW及び黒タイミングパルスPBを作つ
て出力する。On the other hand, the horizontal and vertical sync signals obtained from the sync separation circuit 5 are applied to the horizontal deflection circuit 19 and the vertical deflection circuit 20.
These horizontal and vertical deflection circuits 19 and 20 generate a horizontal blanking pulse HP and a vertical blanking pulse VP on the basis of the above synchronizing signal and add them to the timing pulse generating circuit 21 and the matrix circuit 12, and also generate a horizontal deflection signal HF and vertical. A deflection signal VF is produced and applied to the horizontal and vertical deflection coils (not shown) of the cathode ray tube 22. The timing generation circuit 21 creates a burst sampling pulse based on the pulses HP and VP and applies it to the burst gate circuit 9, and also creates and outputs a white timing pulse P W and a black timing pulse P B which will be described later.
上記マトリツクス回路12はＣ信号、色差信号及び水平及
び垂直ブランキングパルスHP、VPに基いてＲ、Ｇ、Ｂの
色信号を復調する。これらのＲ、Ｇ、Ｂ信号は基準レベ
ル挿入回路23R、23G、23Bにおいて、後述する白の基準
レベルVSW及び黒の基準レベルVSBが所定期間に挿入され
る。次に利得制御増巾器24R、24G、24Bにおいて、後述
する制御信号SWR、SWG、SWBにより利得の制御が行われ
て白レベル調整が行われ、さらにレベルシフト回路2
5R、25G、25Bにおいて、後述する制御信号SBR、SBG、S
BBによりレベルシフトが行われて黒レベル調整が行われ
る。上記白レベル調整及び黒レベル調整が行われること
により白バランス調整が成されたＲ、Ｇ、Ｂ信号は次に
映像増巾器26R、26G、26Bで増巾されて陰極線管22のカ
ソード27R、27G、27Bに加えられる。The matrix circuit 12 demodulates the R, G, and B color signals based on the C signal, the color difference signal, and the horizontal and vertical blanking pulses HP and VP. These R, G, and B signals are inserted in a reference level insertion circuit 23 R , 23 G , and 23 B , which will be described later, into a white reference level V SW and a black reference level V SB during a predetermined period. Next, in the gain control increase width unit 24 R, 24 G, 24 B , which will be described later control signal S WR, S WG, control of the gain is the white level adjustment is performed by performed by the S WB, further level shift circuit 2
For 5 R , 25 G , and 25 B , control signals S BR , S BG , and S which will be described later
The level shift is performed by BB and the black level is adjusted. The R, G, and B signals for which the white balance adjustment has been performed by performing the white level adjustment and the black level adjustment described above are then amplified by the image intensifiers 26 R , 26 G , and 26 B , and the R, G, and B signals of the cathode ray tube 22. Added to cathodes 27 R , 27 G , 27 B.
カソード27Rを流れる電流はカソード電流検出回路28Rで
検出され、この検出信号はサンプルホールド回路29R、3
0Rに加えられる。カソード27Gを流れる電流はカソード
電流検出回路28Gで検出され、この検出信号はサンプル
ホールド回路29G、30Gに加えられる。カソード27Bを流
れる電流はカソード電流検出回路28Bで検出され、この
検出信号はサンプルホールド回路29B、30Bに加えられ
る。上記サンプルホールド回路29R、29G、29Bは前記タ
イミングパルス発生回路21から得られる黒タイミングパ
ルスPBをサンプリングパルスとして加えられ、上記サン
プルホールド回路30R、30G、30Bは上記タイミングパル
ス発生回路21から得られる白タイミングパルスPWをサン
プリングパルスとして加えられる。The current flowing through the cathode 27 R is detected by the cathode current detection circuit 28 R , and this detection signal is detected by the sample hold circuit 29 R , 3 R.
Added to 0 R. The current flowing through the cathode 27 G is detected by the cathode current detection circuit 28 G , and this detection signal is applied to the sample hold circuits 29 G and 30 G. Current flowing through the cathode 27 B is detected by the cathode current detecting circuit 28 B, the detection signal is applied to the sample-and-hold circuit 29 B, 30 B. The sample hold circuits 29 R , 29 G , and 29 B are added with the black timing pulse P B obtained from the timing pulse generation circuit 21 as a sampling pulse, and the sample hold circuits 30 R , 30 G , and 30 B are the timing pulse. The white timing pulse P W obtained from the generation circuit 21 is added as a sampling pulse.
上記パルスPW、PBは元の映像信号SVに対して第２図に示
すタイミングで得られる。即ち、映像信号SVの垂直ブラ
ンキング期間（VBLKで示す）が例えば21H期間の長さで
ある場合は、この垂直ブランキング期間の終了から１番
目のＨ期間（1Hで示す）にパルスPWが得られ、２番目の
Ｈ期間（2Hで示す）にパルスPBが得られる。尚、この1H
及び2Hの期間は映像期間であるが受像機の画面には映し
出されない。The pulses P W and P B are obtained at the timing shown in FIG. 2 with respect to the original video signal S V. That is, when the vertical blanking period (indicated by VBLK) of the video signal S V is, for example, 21H period, the pulse P W is generated in the first H period (indicated by 1H) from the end of the vertical blanking period. Is obtained, and the pulse P B is obtained in the second H period (indicated by 2H). In addition, this 1H
The period of 2H and 2H is a video period, but it is not displayed on the screen of the receiver.
上記のタイミングで得られるパルスPW、PBは上述したよ
うにサンプリングパルスとして用いられると共に、パル
スPWは白の基準レベル発生回路33Wを駆動し、パルスPB
は黒の基準レベル発生回路33Bを駆動する。The pulses P W and P B obtained at the above timings are used as sampling pulses as described above, and the pulse P W drives the white reference level generation circuit 33 W and the pulse P B
Drives the black reference level generation circuit 33 B.
これによつて、白の基準レベル発生回路33Wは第２図に
示すような例えば50〜60IREのレベルで表わされる白の
基準レベルVSWを出力する。この基準レベルVSWは前記基
準レベル挿入回路23R、23G、23BによりＲ、Ｇ、Ｂ信号
の前記1H期間にそれぞれ挿入される。これと共に黒の基
準レベル発生回路33は第２図に示すような例えば5IREの
レベルで表わされる黒の基準レベルVSBを出力する。こ
の基準レベルVSBは上記基準レベル挿入回路23R、23G、2
3BによりＲ、Ｇ、Ｂ信号の前記2H期間にそれぞれ挿入さ
れる。Accordingly, the white reference level generating circuit 33 W outputs the white reference level V SW represented by the level of 50 to 60 IRE as shown in FIG. The reference level V SW is inserted by the reference level inserting circuits 23 R , 23 G and 23 B into the 1H period of the R, G and B signals, respectively. At the same time, the black reference level generation circuit 33 outputs a black reference level V SB represented by a level of 5IRE as shown in FIG. This reference level V SB is the reference level insertion circuit 23 R , 23 G , 2
The 3 B R, G, are inserted into the 2H period B signals.
従つて、カソード27R、27G、27Bに流れる電流の何れか
が変化してホワイトバランスが崩れると、上記1H期間及
び2H期間に挿入された基準レベルVSW、VSBが変化し、V
SWの変化がサンプルホールド回路30R、30G、30Bにより
検出され、VSBの変化がサンプルホールド回路29R、2
9G、29Bにより検出される。そしてサンプルホールド回
路30R、30G、30Bの検出値は差動増巾器32R、32G、32Bに
それぞれ加えられて、前記50〜60IRE相当の基準電圧VW
との差が求められる。この差信号が制御信号SWR、SWG、
SWBとして前記利得制御増巾器24R、24G、24Bに加えられ
ることにより、Ｒ、Ｇ、Ｂ信号の利得制御が行われて白
レベル調整が行われる。またサンプルホールド回路2
9R、29G、29Bの検出値は差動増巾器31R、31G、31Bにそ
れぞれ加えられて、前記5IRE相当の基準電圧VBとの差が
求められる。この差信号が制御信号SBR、SBG、SBBとし
て前記レベルシフト回路25R、25G、25Bに加えられるこ
とにより、Ｒ、Ｇ、Ｂ信号のＤ、Ｃレベルシフトが行わ
れて黒レベル調整が行われる。Therefore, if any of the currents flowing in the cathodes 27 R , 27 G , and 27 B changes and the white balance is lost, the reference levels V SW and V SB inserted in the 1H period and the 2H period change, and V
A change in SW is detected by the sample and hold circuits 30 R , 30 G , and 30 B , and a change in V SB is sample and hold circuits 29 R , 2
Detected by 9 G and 29 B. The detected values of the sample hold circuits 30 R , 30 G and 30 B are applied to the differential amplifiers 32 R , 32 G and 32 B , respectively, and the reference voltage V W corresponding to 50 to 60 IRE is applied.
The difference between is required. This difference signal is the control signal S WR , S WG ,
By being added to the gain control amplifiers 24 R , 24 G and 24 B as S WB , the gain control of the R, G and B signals is performed and the white level is adjusted. Sample hold circuit 2
The detected values of 9 R , 29 G , and 29 B are added to the differential amplifiers 31 R , 31 G , and 31 B , respectively, and the difference from the reference voltage V B corresponding to 5IRE is obtained. This difference signal is added to the level shift circuits 25 R , 25 G , and 25 B as control signals S BR , S BG , and S BB , whereby D and C level shifts of the R, G, and B signals are performed and a black signal is generated. Level adjustment is performed.
以上によれば、Ｒチヤンネル、Ｇチヤンネル、Ｂチヤン
ネルについてそれぞれ制御ループが構成され、これらの
制御ループによつて、上記黒レベル調整が行われること
により、カソード27R、27G、27Bの各カソード電圧−電
流特性のカツトオフ点を一致させると共に、上記白レベ
ル調整が行われることにより、上記各カソード電圧−電
流特性の傾斜を揃えることができる。この結果、カソー
ド電極27R、27G、27Bにそれぞれ流れるカソード電流の
比を所定の大きさに保持し、画面のホワイトバランスを
安定化することができる。According to the above, control loops are configured for the R channel, the G channel, and the B channel, respectively, and the black levels are adjusted by these control loops, so that each of the cathodes 27 R , 27 G , and 27 B is By making the cutoff points of the cathode voltage-current characteristics coincide with each other and adjusting the white level, the inclinations of the cathode voltage-current characteristics can be made uniform. As a result, the ratio of the cathode currents flowing through the cathode electrodes 27 R , 27 G , and 27 B can be maintained at a predetermined value, and the white balance of the screen can be stabilized.
上述したテレビ受像機においては、ピクチヤー制御及び
白レベル調整のための利得制御増巾器７、８及び24R、2
4G、24Bの計５個の利得制御増巾器が設けられており、
このため回路構成が複雑となつていた。またピクチヤー
制御をＹ信号とＣ信号とについて別々に行つているた
め、利得制御のトラツキングがＹ信号とＣ信号とでずれ
ることがあつた。さらにはカラー復調回路15の入力が利
得制御されているので、ダイナミツクレンジが不足とな
り、このため色の飽和が生じることがあつた。In the above-mentioned television receiver, the gain control amplifiers 7, 8 and 24 R , 2 for picture control and white level adjustment are used.
There are 5 gain control amplifiers of 4 G and 24 B in total.
Therefore, the circuit configuration is complicated. Further, since the picture control is separately performed for the Y signal and the C signal, the tracking of the gain control sometimes deviates between the Y signal and the C signal. Furthermore, since the input of the color demodulation circuit 15 is gain-controlled, the dynamic range becomes insufficient, which may cause color saturation.
発明の目的 本発明は上記の問題を解決した白レベル安定化回路を提
供するものである。OBJECT OF THE INVENTION The present invention provides a white level stabilizing circuit that solves the above problems.
発明の概要 本発明は前述した白レベル調整を行う利得制御回路をピ
クチヤー制御と兼用したものである。これによつて、従
来のピクチヤー制御のための利得制御回路を省略して、
回路構成を簡単にすることができる。SUMMARY OF THE INVENTION In the present invention, the gain control circuit for adjusting the white level described above is also used as the picture control. This eliminates the conventional gain control circuit for picture control,
The circuit configuration can be simplified.
実施例 第３図は第１図の自動ホワイトバランス調整回路を構成
するＲ、Ｇ、Ｂ各チヤンネルにおける制御ループの一部
に本発明を付加した回路を示してあり、第１図と対応す
る部分には同一符号を付してある。尚、前述したように
自動ホワイトバランス調整は、白レベル調整と黒レベル
調整とにより行われるが、本発明で言う白レベル安定化
回路は白レベル調整で行う制御ループを指すものとす
る。Embodiment FIG. 3 shows a circuit in which the present invention is added to a part of the control loop in each of the R, G and B channels constituting the automatic white balance adjusting circuit in FIG. 1, and the portion corresponding to FIG. Are given the same reference numerals. As described above, the automatic white balance adjustment is performed by the white level adjustment and the black level adjustment, but the white level stabilization circuit in the present invention refers to a control loop performed by the white level adjustment.
第３図において、可変抵抗器10から得られるピクチヤー
制御のための制御電圧は電圧−電流変換回路60で制御電
流ICに変換され、この制御電流ICはスイツチ61を通じ乗
算回路62R、62G、62Bに加えられて、前記白レベル調整
のための利得制御信号SWB、SWR、SWBとそれぞれ乗算さ
れる。この乗算出力により利得制御増巾器24R、24G、24
Bの各利得が制御電流端を各々経て制御される。スイツ
チ61は前記パルスPW及びPBが加えられたときのみオフと
なり、これによつてＲ、Ｇ、Ｂ信号の前記基準レベルV
SW、VSBが挿入される期間はピクチヤー制御が中断され
る。In FIG. 3, the control voltage for picture control obtained from the variable resistor 10 is converted into a control current I C by a voltage-current conversion circuit 60, and this control current I C is passed through a switch 61 to multiplying circuits 62 R , 62. It is added to G and 62 B and multiplied by the gain control signals S WB , S WR and S WB for adjusting the white level, respectively. With this multiplication output, the gain control amplifier 24 R , 24 G , 24
Each gain of B is controlled through each control current terminal. The switch 61 is turned off only when the pulses P W and P B are applied, whereby the reference level V of the R, G, B signals is changed.
The picture control is interrupted while SW and VSB are inserted.
以上によれば、スイツチ61のオンの期間においては、制
御信号SWR、SWG、SWBにピクチヤー制御電流ICを乗算し
ているので、SWR:SWG:SWBの比が保たれて白レベル調整
が行われると共に、ピクチヤー制御も行うことができ
る。これと共に上記VSW、VSBの挿入期間は制御電流ICを
遮断しているので、白レベルの変化分のみを検出して制
御信号SWR、SWG、SWBを得ることができる。According to the above, while the switch 61 is on, the control signals S WR , S WG , and S WB are multiplied by the picture control current I C , so that the ratio of S WR : S WG : S WB is maintained. The white level is adjusted, and the picture control can be performed. At the same time, since the control current I C is cut off during the insertion period of the above V SW and V SB , it is possible to obtain the control signals S WR , S WG , and S WB by detecting only the change amount of the white level.
従つて本実施例によれば、第１図の利得制御増巾器７、
８を省略して回路素子数を削減し、回路構成を簡単にす
ることができる。またＲ、Ｇ、Ｂ信号についてピクチヤ
ー制御を行うのでトラツキングずれが起きない。さらに
上記利得制御増巾器７、８が省略されるので、第１図の
カラー復調器15にダイナミツクレンジの広いＣ信号が入
力され、このため色の飽和等が生じることがない。Therefore, according to this embodiment, the gain control amplifier 7 shown in FIG.
By omitting 8, the number of circuit elements can be reduced and the circuit configuration can be simplified. In addition, since picture control is performed for the R, G, and B signals, tracking deviation does not occur. Further, since the gain control amplifiers 7 and 8 are omitted, the C signal having a wide dynamic range is input to the color demodulator 15 shown in FIG. 1 so that color saturation does not occur.
第４図は第３図の具体的な回路構成の実施例を示し、第
３図と対応する部分には同一符号を付してある。FIG. 4 shows an embodiment of the concrete circuit configuration of FIG. 3, and the parts corresponding to those of FIG. 3 are designated by the same reference numerals.
図において、トランジスタQ11〜Q16、バイアス電圧
VR1、VR2、抵抗R1、R3及び電流IOを流す電流源63等によ
り利得制御増巾器24Rが公知の如く構成されている。ト
ランジスタQ11のベースに第１図の基準レベル挿入回路2
3RからＲ信号が加えられ、トランジスタQ16のコレクタ
より利得制御された出力電圧VROUTが得られる。この出
力電圧VROUTは第１図及び第３図のレベルシフト回路25R
に加えられる。他の利得制御増巾器24G、24Bも同様に構
成され、それぞれＧ信号、Ｂ信号が加えられると共に、
出力電圧VGOUT、VBOUTが得られる。前記乗算回路62R、6
2G、62BはそれぞれトランジスタQ17,Q18,Q24、Q19,Q20,
Q25、Q21,Q22,Q26により図示のように構成されている。
そして一方のトランジスタQ17、Q19、Q21にバイアス電
圧V1が加えられ、他方のトランジスタQ18、Q20、Q22に
前記制御信号SWR、SWG、SWBが加えられて、上記V1とそ
れぞれ比較される。In the figure, the transistors Q 11 to Q 16, the bias voltage
The gain control amplifier 24 R is constructed in a known manner by V R1 , V R2 , resistors R 1 , R 3 and a current source 63 for flowing the current I O. Reference level insertion circuit 2 shown in Fig. 1 at the base of transistor Q 11 .
The R signal is added from 3 R, and a gain-controlled output voltage V ROUT is obtained from the collector of the transistor Q 16 . This output voltage V ROUT is the level shift circuit 25 R of FIG. 1 and FIG.
Added to. The other gain control amplifiers 24 G and 24 B are also configured in the same manner, and G signal and B signal are added respectively,
Output voltages V GOUT and V BOUT are obtained. The multiplication circuit 62 R , 6
2 G and 62 B are transistors Q 17 , Q 18 , Q 24 , Q 19 , Q 20 , and
It is constituted by Q 25 , Q 21 , Q 22 and Q 26 as shown in the figure.
A bias voltage V 1 is applied to one of the transistors Q 17 , Q 19 , and Q 21 , and the control signals S WR , S WG , and S WB are applied to the other transistors Q 18 , Q 20 , and Q 22 , respectively, Respectively compared to V 1 .
一方、前記電圧−電流変換回路60は正負の制御電流ICを
流し、この電流ICはスイツチ61を通じてトランジスタQ
23のコレクタに加える。このコレクタにはさらに電流源
64から電流I2が加えられている。このトランジスタQ23
は上記トランジスタQ24〜Q26と共にカレントミラー回路
を構成している。On the other hand, the voltage-current conversion circuit 60 sends a positive and negative control current I C , and this current I C passes through the switch 61 to the transistor Q.
Add to 23 collectors. This collector also has a current source
Current I 2 is added from 64. This transistor Q 23
Together with the transistors Q 24 to Q 26 form a current mirror circuit.
上記構成によれば、Ｒチヤンネル用の利得制御増巾器24
Rの利得GRは、入力されるＲ信号のレベルをVRIN、出力
電圧を前記VROUT、トランジスタQ15、Q16のエミツタ電
流をI1とすれば、 となり、I0が一定であるので、I1によって利得制御が行
われる。上記I1はトランジスタQ17、Q18からなる乗算回
路62Rを経てＲチャンネル電流I3となり、このI3は上記
カレントミラー回路の電流源となるトランジスタQ24を
流れる。このカレントミラー回路の電流I3はスイツチ61
がオフの期間、即ち基準レベルVSW、VSBの挿入期間はI2
で固定され、それ以外の期間はI2＋ICとなる。上記分流
回路のトランジスタQ17、Q18の両ベース間の電位差をVC
とすると、 となる。従つてI1はVC、即ちSWRに応じて変化し、またI
3に比例する。According to the above configuration, the gain control amplifier 24 for the R channel is
Gain G R of R is level V RIN of R signal input, the output voltage V ROUT, if the emitter current of the transistor Q 15, Q 16 and I 1, Since I 0 is constant, gain control is performed by I 1 . The I 1 becomes an R channel current I 3 through a multiplication circuit 62 R composed of transistors Q 17 and Q 18 , and this I 3 flows through a transistor Q 24 which serves as a current source of the current mirror circuit. The current I 3 of this current mirror circuit is the switch 61.
Is off, that is, when the reference levels V SW and V SB are inserted, I 2
It is fixed at and is I 2 + I C during other periods. The potential difference between the bases of the transistors Q 17 and Q 18 of the shunt circuit is V C
Then, Becomes Therefore, I 1 changes according to V C , that is, S WR , and I 1
Proportional to 3 .
以上の動作がＲ、Ｇ、Ｂの各チヤンネルにおいて同様に
行われることにより、自動白レベル調整が行われて白レ
ベルが安定化されると共に、ピクチヤー制御が行われ
る。この場合、異るレベルの制御信号SWR、SWG、SWBが
与えられることにより各チヤンネルで利得が異つていて
も、その利得の比を崩すことなくピクチヤー制御を行う
ことができる。The above operation is similarly performed in each of the R, G, and B channels, so that the automatic white level adjustment is performed to stabilize the white level and the picture control is performed. In this case, the picture control can be performed without breaking the gain ratio even if the gains are different in the respective channels by giving the control signals S WR , S WG , and S WB of different levels.
発明の効果 本発明によれば、受像機の回路構成を簡単にすることが
できる。またＲ、Ｇ、Ｂ信号についてピクチヤー制御を
行うのでトラツキングずれが起きない。さらにカラー復
調器にダイナミツクレンジの広いＣ信号が入力されるの
で色の飽和等が生じることがない。EFFECTS OF THE INVENTION According to the present invention, the circuit configuration of the receiver can be simplified. In addition, since picture control is performed for the R, G, and B signals, tracking deviation does not occur. Further, since the C signal having a wide dynamic range is input to the color demodulator, color saturation does not occur.
第１図は本発明を適用し得る従来の自動ホワイトバラン
ス調整回路を含むテレビ受像機のブロツク図、第２図は
第１図のタイミングチヤート、第３図は本発明の実施例
を示す回路図、第４図は第３図の具体的な回路の実施例
を示す回路図である。 なお図面に用いられた符号において、 10……ピクチヤー調整用可変抵抗器 24R、24G、24B……利得制御増巾器 61……スイツチ 62R、62G、62B……乗算回路 SWR、SWG、SWB……利得制御信号 である。1 is a block diagram of a television receiver including a conventional automatic white balance adjusting circuit to which the present invention can be applied, FIG. 2 is a timing chart of FIG. 1, and FIG. 3 is a circuit diagram showing an embodiment of the present invention. FIG. 4 is a circuit diagram showing an embodiment of the concrete circuit shown in FIG. In the symbols used in the drawings, 10 ... variable resistor for picture adjustment 24 R , 24 G , 24 B ... gain control amplifier 61 ... switch 62 R , 62 G , 62 B ... multiplication circuit S WR , SWG , SWB ... Gain control signals.
フロントページの続き (56)参考文献 特開 昭53−76625（ＪＰ，Ａ) 特開 昭59−23996（ＪＰ，Ａ) 実開 昭59−20781（ＪＰ，Ｕ)Continuation of the front page (56) References JP-A-53-76625 (JP, A) JP-A-59-23996 (JP, A) Practical use Sho-59-20781 (JP, U)
Claims (2)
電圧−電流変換回路と、 この電圧−電流変換回路からのピクチャー制御電流が入
力されて、R,G,Bチャンネル用の３つのチャンネル制御
電流を出力するカレントミラー回路と、 各々が入出力端と制御電流端とを有して、各入出力端を
経由するように上記R,G,Bチャンネルの各々に設けられ
る３つの利得制御回路と、 上記カレントミラー回路からの上記３つのチャンネル制
御電流に、所定期間にサンプル・ホールドされた上記R,
G,Bチャンネルのカソード電流に対応した電圧が各々乗
算されて、対応の利得制御回路の上記制御電流端に供給
される電流を出力する３つの乗算回路とを備えた白レベ
ル安定化回路。1. A voltage-current conversion circuit for converting a picture control voltage into a control current, and a picture control current from the voltage-current conversion circuit, which is input to three channel control currents for R, G and B channels. A current mirror circuit for outputting the above, and three gain control circuits each having an input / output terminal and a control current terminal and provided in each of the R, G, B channels so as to pass through each input / output terminal. , The three channel control currents from the current mirror circuit are sampled and held by the R,
A white level stabilizing circuit comprising: three multiplier circuits that multiply the voltages corresponding to the cathode currents of the G and B channels, respectively, and output the current supplied to the control current terminal of the corresponding gain control circuit.
の基準レベルを挿入し、上記所定期間に上記各チャンネ
ルのカソード電流を各々検出すると共に、上記所定期間
は上記ピクチャー制御電圧による制御を行わないように
した特許請求の範囲第１項に記載の白レベル安定化回
路。2. A white reference level is inserted in the predetermined period of each of the R, G, B color signals, the cathode current of each channel is detected in the predetermined period, and the picture control is performed in the predetermined period. The white level stabilizing circuit according to claim 1, wherein control is not performed by voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042332A JPH0740745B2 (en) | 1984-03-05 | 1984-03-05 | White level stabilization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042332A JPH0740745B2 (en) | 1984-03-05 | 1984-03-05 | White level stabilization circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60186187A JPS60186187A (en) | 1985-09-21 |
| JPH0740745B2 true JPH0740745B2 (en) | 1995-05-01 |
Family
ID=12633049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59042332A Expired - Lifetime JPH0740745B2 (en) | 1984-03-05 | 1984-03-05 | White level stabilization circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740745B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728417B2 (en) * | 1989-10-26 | 1995-03-29 | 三洋電機株式会社 | Color adjustment circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5940357B2 (en) * | 1976-12-17 | 1984-09-29 | ソニー株式会社 | color television receiver |
| JPS5920781U (en) * | 1982-07-29 | 1984-02-08 | 株式会社東芝 | automatic white control device |
| JPS5923996A (en) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | Circuit for controlling color |
-
1984
- 1984-03-05 JP JP59042332A patent/JPH0740745B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60186187A (en) | 1985-09-21 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |