JPH0743682B2 - 中央処理装置 ｃｐｕ とシステムバスを有するワークステーションすなわちサーバ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央処理装置（ＣＰ
Ｕ）とシステムバスを有するワークステーションすなわ
ちサーバに関するものである。

【０００２】

【課題を解決するための手段】Ｕｎｉｘ（商標）を基に
したワークステーションすなわちサーバにおいては、
「ループバック」バス制御論理を付加することにより、
標準システムバス、およびこのバスが取り付けられるＩ
／Ｏ装置、の試験可能性を改善できる。典型的なワーク
ステーションの構成においては、主な装置部品として中
央処理装置（ＣＰＵ）、メモリ管理装置（ＭＭＵ）、オ
プションとしてのキャッシュサブシステム、主記憶装
置、メモリサブシステムキャッシュおよび主記憶装置と
外部装置の間でデータを転送するための入力／出力（Ｉ
／Ｏ）サブシステムを含む。そのようなワークステーシ
ョンすなわちサーバのためのオペレーティングシステム
としてはＵｎｉｘ（商標）オペレーティングシステムを
採用できる。本願においてはＵｎｉｘオペレーティング
システムを用いると仮定する。（ＵｎｉｘはＡＴＴ社の
商標である。）ここで説明するＩ／Ｏサブシステムは少
なくとも２種類の装置インターフェイス、すなわち、標
準的なシステムバスインターフェイスとネットワーク制
御インターフェイスで外部装置をサポートする。標準シ
ステムバスは典型的には、ディスク制御器を１つの例と
して含む各種の装置をサポートできる。

【０００３】「ループバック」バス制御論理は、標準シ
ステムバスインターフェイスが典型的にはバスマスタイ
ンターフェイスとバススレーブインターフェイスである
という事実を利用する。標準システムバス上の外部装置
と主記憶装置サブシステムの間のデータの動きの制御は
２つの方法のいずれかにより典型的に行われる。第１の
方法では、ＣＰＵが外部装置から直接（内部ＣＰＵレジ
スタへ）読み込み、またはＣＰＵから標準システムバス
マスタインターフェイスを介して外部装置へ書き込むこ
とによりデータの動きを制御できる。この種の制御はプ
ログラムされるＩ／Ｏと呼ばれる。第２の種類の制御は
データの動きの大部分が、外部装置自体により標準シス
テムバスバススレーブを介して制御されるものである。
この種の制御は直接メモリアクセス、または装置が（こ
こでの例におけるように）仮想アドレスを介してメモリ
をアクセスするならば直接仮想メモリアクセス（ＤＶＭ
Ａ）と呼ばれる。外部装置とＣＰＵの間の統合は典型的
にはメッセージの送りまたは割り込みにより取り扱われ
る。

【０００４】外部Ｉ／Ｏ装置用の標準システムバスを有
する典型的なワークステーションすなわちサーバにおい
ては、１／Ｏサブシステムデータ路とともにＩ／Ｏサブ
システムを制御するための論理は、システムバスに外部
装置を付加し、それらの外部装置を標準システムバスス
レーブインターフェイスを介して動作させることにより
効果的に取り扱えるだけである。ループバックバス制御
論理およびサポート用のソフトウェアにより、ＣＰＵを
走る診断プログラムを加えることによりＩ／Ｏサブシス
テムを試験できる。診断プログラムは「プログラムされ
たＩ／Ｏ」バスサイクルを用いてそれを行い、標準シス
テムバスマスタインターフェイスから読みだし、書き込
む。

【０００５】「ループバック」モードにある間は、それ
らのバスサイクルは、動作モードに応じて、２つのやり
方のいずれかで装置内の制御器とデータ路を訓練でき
る。本願においては、装置の制御レジスタ内のＣＰＵに
よってセットされた２つの制御ビットがそれらの動作モ
ードを選択する。第１に、「ループバック可能化」ビッ
トが、標準システムバスインターフェイスに対する全て
の読み出しバス路と書き込みバスサイクルに対して、ハ
ードウェア内の折り返し試験モードを可能にする。プロ
グラムされたＩ／Ｏ書き込みバスサイクルで「ループバ
ック可能化」が活動状態にあると、ＣＰＵからのデータ
がループバック制御論理によりシステムバスインターフ
ェイスバッファにおいて捕えられる。プログラムされた
Ｉ／Ｏ読み出しサイクルにおいて「ループバック可能
化」が活動状態にあると、システムバスインターフェイ
スにおけるデータが外部システムバス装置をアクセスす
ることなしに、ＣＰＵへ読み戻される。

【０００６】第２のループバック制御ビット、すなわ
ち、「ＤＶＭＡ可能化」ビット、ループバックバスサイ
クルのためのデータ制御器およびバス制御器をどのよう
にして制御するかを制御する。「ＤＶＭＡ可能化」ビッ
トが非活動状態にあるとすると、ＣＰＵからのループバ
ックバスサイクルはバスインターフェイスにおいてデー
タをサブシステムバスバッファへ単に書き込ませ、およ
びデータをサブシステムバスバッファから読み出させる
だけである。「ＤＶＭＡ可能化」ビットが「ループバッ
ク可能化」で活動状態にセットされたとすると、ＣＰＵ
により開始された各ループバックバスサイクルに応答し
てシステムバスインターフェイスにおいて１つのＤＶＭ
Ａバスサイクルが形成される。すなわち、ＣＰＵからの
ループバック書き込みバスサイクルがシステムバスイン
ターフェイスにおいてＤＶＭＡ書き込みバスサイクルを
形成させる。このＤＶＭＡサイクルは、標準システムバ
スインターフェイスデータレジスタへクロック制御され
て入力されるＣＰＵデータをＩ／Ｏサブシステムバッフ
ァまたはキャッシュメモリサブシステムへ書き込ませ
る。好適な実施例においては、ＤＶＭＡ書き込みバスサ
イクルの開始時にループバック書き込みサイクルの結論
がＣＰＵへ知らされる。他の実施例においては、ＤＶＭ
Ａ書き込みバスサイクルの結論が出されるまで、ループ
バック書き込みサイクルの終了を遅らせることができ
る。

【０００７】同様に、本発明の好適な実施例において
は、ＣＰＵからのループバック読み出しサイクルがＤＶ
ＭＡ読み出しバスサイクルをシステムバスインターフェ
イスにおいて形成させる。このＤＶＭＡサイクルは、Ｉ
／Ｏサブシステムバッファまたはキャッシュメモリサブ
システムから読み出させる。そのデータはシステムバス
インターフェイスレジスタにおいて捕えられる。それら
のインターフェイスレジスタの内容を以後のループバッ
ク読み出しバスサイクル中にＣＰＵへ読み戻して診断検
査を行う。

【０００８】ループバック制御器の別の実施例において
は、システムバスインターフェイスレジスタを読み出す
ための第２のループバック読み出しサイクルは不要であ
る。この実施例では、システムバスインターフェイスに
対する読み出しサイクルは内部ＤＶＭＡサイクルを発生
する。そのＤＶＭＡサイクルはデータをシステムバスイ
ンターフェイスへ戻し、そこでＣＰＵへ送り返されてル
ープバック読み出しサイクルを終わる。以下に用いる
「ループバック制御器」という用語は関連する全ての制
御器、データ路、および標準システムバス折り返し試験
機構を機能させるために必要なプログラミングサポート
を含むことを意味する。

【０００９】標準システムバスアドレッシング要求 ループバック制御器内では、不能状態にされているＤＶ
ＭＡによる折り返し試験は、正常な標準システムバスマ
スタサイクルの実行のためにシステムに対して行われた
要求を超えるアドレス要求を行わない。ＤＶＭＡが可能
状態にされると、ループバック制御器を実現するために
ＣＰＵが、ループバック制御器に組み合わされて、標準
システムバスマスタアドレスを発生できることを要す
る。それらのアドレスは標準システムバスインターフェ
イスにおいて捕えることができ、それからシステムバス
のＤＶＭＡアドレス空間へ向けられるＤＶＭＡアドレス
として解釈される。

【００１０】好適な実施例においては、標準システムバ
スはＶＭＥバスインターフェイスである。ＶＭＥバス仕
様の命名法を用いて、このインターフェイスはＡ３２Ｄ
３２，Ａ２４Ｄ３２，Ａ２４Ｄ１６，Ａ１６Ｄ３２，Ａ
１６Ｄ１６アドレス／データのサイジングオプションで
マスタインターフェイスをサポートする。（それらのモ
ードは、ＶＭＥバスアドレスインターフェイスにおける
アドレス修飾子ビットの設定により各ＶＭＥバスサイク
ルに対して指定される。）システムのスレーブインター
フェイスはＡ３２Ｄ３２，Ａ２４Ｄ３２，Ａ２４Ｄ１６
アドレス／データオプションをサポートする。２４ビッ
トバスアドレス空間と３２ビットＶＭＥバスアドレス空
間内で、ＤＶＭＡが可能にされているとすると、最低Ｉ
ＭＢがシステムのＶＭＥスレーブインターフェイスによ
り、システムのメモリへ向けられたＤＶＭＡアドレスと
して認識される。

【００１１】好適な実施例からの例を用いて、ループバ
ックおよびＤＶＭＡが可能にされている間にＶＭＥバス
マスタサイクルがＶＭＥバスアドレス空間の最低１ＭＢ
中に開始されたと仮定する。そうすると、ＶＭＥバスス
レーブインターフェイスによりサポートされるアドレッ
シングモードの１つを用いる間に、このバスサイクルを
ＶＭＥバススレーブインターフェイスにおいて、システ
ムのスレーブインターフェイスへ向けられたＤＶＭＡサ
イクルとして解釈できる。このアドレス指定は標準シス
テムバスのためのアドレスのＤＶＭＡアドレス空間中に
あると解釈されているアドレスをマスタインターフェイ
スが発生できることという前記要求を満たす。

【００１２】ループバック制御ハードウェア要求 基本的なハードウェア要求をこの章において述べる。ル
ーブバック制御がＤＶＭＡが不能にされている標準シス
テムバスを試験することであるとすると、機能試験はデ
ータをシステムバスインターフェイスへ書き込み、それ
から後で比較のためにそのデータを読み戻すことで構成
される。したがってこの動作モードの下におけるループ
バック制御は、システムバスインターフェイスがＣＰＵ
によりそれのマスタ書き込みバスサイクルへ書き込まれ
たデータのクロック操作と保持を行うことができること
を要求する。

【００１３】第２の要求は、マスタサイクルとマスタサ
イクルとスレーブサイクルにより共用される標準システ
ムバスインターフェイスへの共通データ路を有するそれ
らのシステムにおいて第２の要求が起こる。標準システ
ムバスの諸要求に応じて、データ路と制御器をこのよう
に共用することによりデッドロックが生ずることにな
る。たとえば、ＤＶＭＡサイクルがシステムのメモリへ
向けられてシステムバスが使用中であるとすると、標準
システムバスに対してマスタサイクルを開始するために
ＣＰＵによる試みが行き詰まることがある。

【００１４】この理由から、典型的なワークステーショ
ンすなわちサーバは、それの制御器の一部として、共用
しているシステム構成要素の間の衝突から生ずる検出の
デッドロックおよび中断のデッドロックに対する論理を
有する。ＣＰＵからのループバックバスサイクルを終了
する前に発生されたＤＶＭＡバスサイクルの結論まで待
つループバック制御のそれらの実現においては、ループ
バック制御は、標準システムバスインターフェイスに対
するアクセスにおける衝突から起こるデッドロックの検
出と制御に依存する。

【００１５】それらのデッドロック制御の延長として、
実現に応じて、ループバック制御は標準システムバスア
ドレスインターフェイスにおけるマスタサイクルに対す
るアドレスを捕えるための機構を要求することもある。
システム設計に応じて、ループバックＤＶＭＡバスサイ
クルの達成中にそのアドレスをアドレスソースとして保
持することをデッドロックが要求することがある。

【００１６】

【実施例】図３は本発明が実現されているワークステー
ションすなわちサーバにおける機能ブロックを詳しく示
す。ＣＰＵおよびメモリサブシステムはマイクロプロセ
ッサすなわち中央処理装置（ＣＰＵ）を含む。このＣＰ
Ｕはアドレスバッファおよびデータトランシーバと、Ｃ
ＰＵアドレスバスおよびデータバスと、システム可能化
レジスタと、中央キャッシタグおよびデータアレイと、
アドレス増分器と、ＣＰＵメモリアドレスマルチプレク
サと、ＣＰＵメモリアドレスレジスタと、ＣＰＵ制御論
理と、ＣＰＵ入力データバッファ（ＣＰＵ Ｂｆｒと記
されている）と、ＣＰＵ書き戻しバッファ（ＣＰＵ Ｗ
ｒｔ Ｂａｃｋ Ｂｕｆｆｅｒと記されている）と、Ｃ
ＰＵ−ＤＶＭＡデータトランシーバと、ＤＶＭＡマスタ
制御器と、ＣＰＵ−ＤＶＭＡアドレスバッファと、メモ
リバスと、主記憶装置とを有する。Ｉ／Ｏサブシステム
はアドレスバッファおよびデータトランシーバを有する
ＤＶＭＡマスタインターフェイスおよびＤＶＭＡスレー
ブインターフェイスと、アドレスバッファおよびデータ
トランシーバを有するイーサネット・ネットワークＤＶ
ＭＡインターフェイスと、ＤＶＭＡアドレスおよびデー
タバスと、Ｉ／Ｏマッパと、Ｉ／Ｏキャッシュミスアド
レスレジスタと、Ｉ／Ｏキャッシュのアドレスおよび制
御と他のＤＶＭＡ論理を制御するためのＩ／Ｏキャッシ
ュ制御論理と、キャッシュタグおよびデータアレイと、
Ｉ／Ｏキャッシュ入力データバッファ（ＩＯＢｆｒと記
されている）と、Ｉ／Ｏキャッシュ書き戻しバッファ
（ＩＯＷｒｔ Ｂａｃｋ Ｂｕｆｆｅｒと記されてい
る）とを有する。ＣＰＵのいくつかの構成要素とメモリ
サブシステムもＤＶＭＡのオペレーションにおいてある
役割を演ずる。

【００１７】 図４はＩ／Ｏキャッシュサブシステムを
一層詳しく示す。この図には４つの機能ブロック、すな
わち、上側アドレス比較器（Ａ３１〜Ａ１３のための）
と、下側のアドレス比較器（Ａ１２〜Ａ０４のための）
と、ミスアドレス機能ドライバと、ＩＯＶａｌｉｄ、Ｉ
Ｏｄｉｒｔｙ、書き戻し機能更新論理と、が付加されて
いるのが示されている。また、状態マシン流れ図（後の
図）によりセットされた制御信号の使用も示されてい
る。

【００１８】上の説明においては、Ｉ／Ｏサブシステム
はＤＶＭＡ装置を有するものとして特徴づけられる。Ｄ
ＶＭＡ装置の代わりとして、またはＤＶＭＡ装置と共
に、直接メモリアクセス（ＤＭＡ）を含むためにこの説
明を修正できる。ＤＶＭＡ装置は、概念的には、主記憶
装置内のデータをアドレスするための機構だけがＤＶＭ
Ａ装置と異なる。ＤＶＭＡ装置は実（すなわち物理的）
メモリアドレスを用いてメモリをアクセスし、ＤＶＭＡ
装置は実アドレスへマップされる仮想メモリアドレスに
よりメモリをアクセスする。この例のシステムにおいて
このマッピングを行う機構はＩ／Ｏマッパである。ここ
でＤＶＭＡ装置を有するシステムに対して発生されたシ
ステムバスループバックの概念を、ＤＶＭＡ装置をサポ
ートするシステムへ同様に拡張できる。

【００１９】システムバスが折り返されたシステムの素
子の説明：ＣＰＵキャッシュサブシステムメモリおよび
おそらく他のシステム装置、とくにシステム可能化レジ
スタとＶＭＥバスシステムバスマスタインターフェイス
を含む装置内の命令とデータをアドレスするために、Ｃ
ＰＵはバスサイクルを発生する。ＣＰＵアドレス自体
は、命令またはデータのバイトを一意に識別する、サイ
ズの（Ａ）ビットの実アドレスである。バスサイクルを
一意に識別するために、ＣＰＵバスサイクルを１つまた
は複数の制御フィールドにより特徴づけることができ
る。とくに、「タイプ」フィールドはもちろん、読み出
し／書き込み標識を要求される。このフィールドはメモ
リアドレスと、データ空間と、バスサイクルのためのア
クセス優先度（すなわち、「スーパーバイザ」または
「ユーザー」アクセス優先度）を識別する。実アドレッ
シングを有し、マルチユーザー・オペレーティングシス
テムをサポートできるワークステーションすなわちサー
バにおいて利用できるＣＰＵは、モトローラ（Ｍｏｔｏ
ｒｏｌａ）ＭＣ６８０３０である。このモトローラ（Ｍ
ｏｔｏｒｏｌａ）ＭＣ６８０３０はメモリ管理装置を有
し、したがってＣＰＵアドレスバスに対する実（すなわ
ち、物理的）アドレスを提供することに注目されたい。

【００２０】このＣＰＵはＣＰＵアドレスバスおよびＣ
ＰＵデータバスを介してシステムの他の装置とローカル
装置へ相互に接続される。アドレスバスは幅が３２ビッ
トである実アドレスである。ＣＰＵデータバスの幅も３
２ビットである。おそらくバッファを介して、ＣＰＵデ
ータバスへはシステム可能化レジスタが接続される。こ
のレジスタはシステムを動作させるための制御ビットを
含む。本発明のために必要とされる特定のビットが「ル
ープバックが可能状態にされた」ビットと「ＤＶＭＡが
可能状態にされた」ビットである。それらのビットはバ
スサイクルにおいて、ＣＰＵ論理により復号された固有
のアドレスから読み出し、かつそれへ書き込むことがで
きる。レジスタの出力ビットが、ＣＰＵ制御論理とＩ／
Ｏキャッシュ制御論理との内部の種々の状態マシンに対
する状態遷移を制御する。

【００２１】キャッシュサブシステムは、本発明を実現
できるワークステーションすなわちサーバのためのＣＰ
Ｕサブシステムの選択的な素子である。本発明の好適な
実施例においては、本発明に関する限りは、キャッシュ
サブシステムはＤＶＭＡがこのキャッシュ内に存在でき
るという意味を有する。もしそうであれば、ＤＶＭＡが
可能状態にされたループバックバスサイクルは、システ
ムバスインターフェイスに対する出所となり、またはＩ
／Ｏサブシステムに対するデータの一貫性を保つため
に、中央キャッシュと、それの制御器とを必要とするこ
とがある。

【００２２】中央キャッシュにおいては、中央キャッシ
ュデータアレイが２のＮ乗個のデータのアレイとして編
成される。各データは２のＭ乗個のバイトを含む。各ブ
ロック内の２のＭ乗個のバイトは、下位のＭ個のアドレ
スビットで一意に識別される。２Ｎ乗個の各ブロックは
次に下位のＮ個のアドレスビットによりアレイ素子とし
て一意にされる。ここで説明する中央キャッシュデータ
アレイは「直接マップされる」キャッシュ、または「片
方向セット連想」キャッシュである。このキャッシュ編
成を本発明を説明するために用いるが、これは本発明の
範囲を限定することを意味するものではなく、複数方向
連想キャッシュに関連して使用することもできる。中央
キャッシュの動作のために必要とされる別の素子は中央
キャッシュタグアレイである。このアレイは中央キャッ
シュデータアレイ内のデータの各ブロックに対する１つ
のタグアレイを有する。したがってタグアレイは２Ｎ乗
個の素子を含む。各素子は有効ビット（Ｖ）と、変更さ
れたビット（Ｍ）と、実アドレスフィールド（ＲＡ）と
を有する。実アドレスフィールドの内容は、キャッシュ
タグアレイおよびデータアレイをアドレスするために用
いられる下位アドレスビットとともに、（Ａ）ビットの
全実アドレス空間内のキャッシュブロックを一意に識別
する。すなわち、タグ実アドレスフィールドは少なくと
も（Ａ−（Ｍ＋Ｎ））ビットを含まなければならない。

【００２３】ＣＰＵ制御論理内の中央キャッシュ「ヒッ
ト」論理がキャッシュアクセスに対する実アドレスを中
央キャッシュタグアドレスフィールドの内容と比較す
る。アクセスアドレス内では、最下位のＭ個のビットが
ブロック内のバイトをアドレスする。次の下位のＮ個の
ビットがキャッシュ内のブロックをアドレスする。残り
の（Ａ−（Ｍ＋Ｎ））個のビットが、キャッシュ「ヒッ
ト」論理の部分として、タグ実アドレスフィールドと比
較する。実アドレスキャッシュに対する保護検査は必要
でない。というのは、仮想アドレスから実アドレスへの
翻訳が行われる時にそれを行うことができるからであ
る。それはＤＶＭＡサイクルのためのＩ／Ｏマッパ内で
行われる。

【００２４】ここで説明しているシステムは実アドレス
中央キャッシュを利用する。実アドレスキャッシュを用
いることは本発明を実現するために必要なことではな
い。保護検査と、キャッシュ制御論理内の「エイリア
ス」仮想アドレスの検出とのための適切な制御器を有す
る仮想アドレス中央キャッシュが、本発明を実現できる
別の可能なシステム構成である（「エイリアス」仮想ア
ドレスは、２種類またはそれ以上の仮想アドレスが同じ
実アドレスへマップする時に生ずる）。

【００２５】アドレス増分器は中央キャッシュデータア
レイ内のデータに対する語アドレッシングを制御する。
この好適な実施例においては、キャッシュブロックの長
さは１６バイト、すなわち４語である。アドレス増分器
はデータアレイに対するビットＡ（０３：０２）のアド
レス発生を制御する。

【００２６】ＣＰＵメモリアドレスマルチプレクサは中
央キャッシュからの上位アドレスビットＴＡＧＡ（３
１：１６）をＣＰＵアドレスバスからの対応するアドレ
スビットＣＰＵＡ（３１：１６）で重化する。ＴＡＧＡ
バスは書き戻しアドレスの一部を典型的に指定し、ＣＰ
ＵＡ（３１：１６）はキャッシュミスアドレスの一部を
指定する。マルチプレクサは結果アドレスをＣＰＵメモ
リアドレスレジスタへ送る。このレジスタはそれの下位
アドレスビットをＣＰＵアドレスバスからビットＣＰＵ
Ａ（１５：００）を受ける。

【００２７】ＣＰＵメモリアドレスレジスタは主記憶装
置への全てのアクセスに対するメモリバスへのアドレス
インターフェイスとして機能する。それらのアクセスは
読み出しキャッシュブロックと、書き戻し変更されたキ
ャッシュブロックと、書き込み部分的に変更された二重
語（８バイト二重語から選択されたバイト）とをとくに
含む。ＣＰＵ制御論理は中央キャッシュヒット／ミス指
示の結果と、ＣＰＵおよび他の装置からの他の情報とを
用いて、ＣＰＵに関連するシステムのその部分の動作を
制御する。ＣＰＵ制御論理により制御されるＣＰＵの動
作の特定の例がＶＭＲバスマスタバスサイクルである。

【００２８】ＣＰＵ入力データバッファはメモリバスか
らのデータの６４ビットに対するレジスタバッファであ
る。このレジスタは本発明のこの実現における折り返し
動作を直接用いない。それはデータを３２バイトの増分
で多重化してＣＰＵデータバスへ送る。キャッシュミス
動作では、語のミスアドレスビットＡ（２）が、ＣＰＵ
入力データバッファからのどの語が多重化されてＣＰＵ
データバスへ最初に送られるかを指定する。

【００２９】ＣＰＵ書き戻しバッファは、３２ビットの
ＣＰＵデータからロードされる完全キャッシュブロック
のためのバッファレジスタである。このレジスタは本発
明のこの実施例においてループバック動作させるために
直接使用することはないが、完全を期すために示した。
そのレジスタは変更されたキャッシュブロックをバッフ
ァするとともに、メモリへ書き込むために部分的に変更
された二重語をバッファするために用いられる。

【００３０】ＣＰＵ−ＤＶＭＡデータトランシーバはＣ
ＰＵデータバスとＤＶＭＡデータバスの間でデータをバ
ッファする。ＤＶＭＡ装置がＩ／Ｏキャッシュを「ヒッ
ト」する限りは、それら２つのバスと、それの制御論理
が通常独立して動作する（すなわち、バッファは不能状
態にさせられる）。ＣＰＵ−ＤＶＭＡアドレスバッファ
は、ＤＶＭＡデータバスにある装置をそれがアクセスす
る時にＣＰＵからのアドレスを記録し、バッファする。
それらの装置は、診断動作とキャッシュフラッシングの
ために、ＤＶＭＡバスマスタインターフェイスとＩ／Ｏ
キャッシュタグおよびデータを含む。

【００３１】メモリバスは６４ビットの多重化されるア
ドレスおよびデータバスである。それの動作については
図１７を参照して説明する。ＣＰＵメモリアドレスレジ
スタはＣＰＵバスサイクルとＤＶＭＡバスサイクルのた
めの出所であるが、ＣＰＵの動作とＤＶＭＡの動作のた
めのデータバッファは独立している。すなわち、ＤＶＭ
Ａの動作のためのデータ転送がＩＯＣ入力データバッフ
ァとＩＯＣ書き戻しバッファを利用し、ＣＰＵ転送がＣ
ＰＵ入力データバッファと書き戻しバッファを用いる。
主記憶装置６４ビットのメモリバスを介してアクセスさ
れる。それは３０ビット装置としてアドレスされ、ダイ
ナミックＲＡＭ部品として実現され、物理的アドレス範
囲の初期化、ＥＣＣ符号の検査および発生、ＤＲＡＭリ
フレッシュの発生、ミスの報告のような動作のためのレ
ジスタと制御器を含む。それらの記憶機能とその他の機
能は信頼できる主記憶装置サブシステムの実現を可能に
するから、本発明にとって必要である。メモリバスと主
記憶装置はループバック制御器において用いられて、Ｄ
ＶＭＡサイクルのための通常用いられるデータ路を供給
する。

【００３２】システムバスループバックを有するシステ
ムの素子についての説明：ループバックをサポートする
ＣＰＵキャッシュサブシステムの動作ＣＰＵと、中央キ
ャッシュと、メモリサブシステムとの内部においては、
システムバスのループバックはＣＰＵ制御論理に依存し
てＶＭＥバスマスタサイクルを復号し、制御する。この
実施例においては、キャッシュおよびメモリサブシステ
ムは２つの可能な役割においてループバック動作を行う
ために用いられる。第１の役割は、ＤＶＭＡが可能状態
にされて、ＤＶＭＡページがＩ／Ｏキャッシュ可能とマ
ークされるものとすると、中央キャッシュおよびメモリ
サブシステムは中央キャッシュとＩ／Ｏキャッシュの間
でデータの一貫性をとる。第２の役割は、ＤＶＭＡが可
能状態にされて、ＤＶＭＡページが非Ｉ／Ｏキャッシュ
可能とマークされるものとすると、中央キャッシュおよ
びメモリサブシステムは、ループバックバスサイクルに
おいてシステムバスインターフェイスにおけるＤＶＭＡ
データの出所（または宛先）とすることができる。

【００３３】その後者の場合には、Ｉ／Ｏキャッシュミ
スアドレスレジスタ（後述する）は物理的アドレスを生
ずる。この物理的アドレスはループバックアドレスから
Ｉ／Ｏマッパを介して翻訳される。このアドレスは中央
キャッシュタグアレイの内容に関して検査される。Ｉ／
Ｏキャッシュミスアドレスレジスタを用いて中央キャッ
シュタグとデータアレイをアドレスする。とくに、ビッ
トＡ（１５：０４）がタグアレイをアドレスし、ビット
Ａ（１５：０２）がデータアレイ中の語をアドレスす
る。Ｉ／Ｏキャッシュミスアドレスレジスタアドレスの
上位ビットＡ（１５：０２）が中央キャッシュタグアド
レス比較器によりタグアレイのアドレスフィールドの内
容と比較される。両者が一致し、タグアレイエントリー
内の「有効」ビットにより示されているように、タグエ
ントリーが適合したとすると、Ｉ／Ｏキャッシュミスア
ドレスレジスタのアクセスにより中央キャッシュ「ヒッ
ト」になる結果となった。Ｉ／Ｏキャッシュミスアドレ
スレジスタが読み出しオペレーションを生じたとする
と、Ａ（１５：０２）によりアドレスされた中央キャッ
シュデータアレイの内容がＤＶＭＡデータバスへ送られ
る。Ｉ／Ｏキャッシュミスアドレスレジスタが書き込み
オペレーションを生じたとすると、ＤＶＭＡデータバス
からのデータがＡ（１５：０２）によりアドレスされた
中央キャッシュデータアレイエントリーに書き込まれ
る。バイトは、Ｉ／Ｏキャッシュミスアドレスレジスタ
によりセットされた「サイズ」フィールドにより示され
ているように変更されている。対応するタグエントリー
の「汚れた」ビットがセットされてキャッシュラインが
変更されたことを示す。

【００３４】Ｉ／Ｏキャッシュミスアドレスレジスタに
より出されたアドレスが中央キャッシュ「ヒット」にな
る（すなわち、キャッシュ「ミス」になる）結果になら
ないとし、ＤＶＭＡページが中央キャッシュのためにキ
ャッシュ可能であるとマークされるものとすると、主記
憶装置からデータのブロックがＣＰＵ入力データバッフ
ァを介して読み出され、中央キャッシュデータアレイ中
に置かれる。ＤＶＭＡ読み出しのミスが起こると、メモ
リインターフェイスからのミスデータがＤＶＭＡデータ
バスへ送られる。動作が書き込みであるとすると、主記
憶装置からの入来データが、ＤＶＭＡデータバスからの
ＤＶＭＡデータの変更されたバイトに組み合わされる。
この組み合わされたデータは、メモリからのキャッシュ
ブロックの残りとともにキャッシュへ書き込まれ、中央
キャッシュタグアレイ中の「汚れた」ビットがセットさ
れる。どのようなミスに対しても、ＤＶＭＡページを中
央キャッシュに対してキャッシュできる限りは、新しい
データが中央キャッシュタグのアドレスフィールドへ書
き込まれる。

【００３５】キャッシュミスが、主記憶装置からのデー
タを、中央キャッシュデータアレイ中の以前に変更され
た有効なキャッシュブロックにより現在占められている
場所へ書き込むものとすると、ブロックは中央キャッシ
ュデータアレイからＣＰＵ戻しバッファへ最初に読み込
まれる。キャッシュミスによりメモリの読み出しを求め
られた後で、データがＣＰＵ書き戻しバッファから主記
憶装置へ書き込まれる。中央キャッシュヒットドットが
高いとすると、ＣＰＵにより発生された主記憶装置トラ
フィックが低くなり、主記憶装置をアクセスするために
ＤＶＭＡ装置の帯域幅を広くする。

【００３６】ＤＶＭＡが可能状態にされ、ＤＶＭＡがＩ
／Ｏキャッシュ可能であるとマースされる場合には、中
央キャッシュとＩ／Ｏキャッシュの間でのデータの一貫
性を保つために中央キャッシュを使用できる。１つの可
能な実現においては、Ｉ／Ｏキャッシュミスアドレスレ
ジスタが読み出しＤＶＭＡバスサイクルを示すとする
と、ＤＶＭＡアドレスが中央キャッシュを「ヒットし
た」ならばデータが中央キャッシュからＤＶＭＡデータ
バスへ送られる。ＤＶＭＡが中央キャッシュを「ミスす
る」アドレスへ（典型的なケース）を読み出すとする
と、読み出されたデータが主記憶装置からＤＶＭＡサブ
システムデータバッファを介して送られる。これについ
ては後で説明する。

【００３７】同様に、Ｉ／Ｏキャッシュミスアドレスレ
ジスタがデータ一貫性検査における書き込みＤＶＭＡバ
スサイクルを示すとすると、中央キャッシュにおける
「ヒット」が、「ヒット」アドレスにおける中央キャッ
シュを無効にさせる。

【００３８】システムバス・ループバックを行うシステ
ムの素子についての説明：Ｉ／ＯサブシステムＩ／Ｏサ
ブシステム内では、ＶＭＥバスマスタインターフェイス
とスレーブインターフェイスがＶＭＥバスアドレスバス
のためのドライバおよび受信器と、仲裁器論理と、割り
込み取扱い論理と、ＶＭＥバス仕様に従ってＶＭＥバス
マスタおよびスレーブインターフェイスを実現するため
に必要なその他のそのような制御器とを含む。ＶＭＥバ
ススレーブインターフェイスはシステムバスからのＤＶ
ＭＡサイクルをサポートする。

【００３９】この制御器の特定の素子は、ＣＰＵのＤＶ
ＭＡアドレス空間内の仮想ＶＭＥアドレスを認識するた
めの論理である。このＤＶＭＡ仮想アドレス空間は図６
に示されている。完全３２ビット（４ギガバイト）ＶＭ
Ｅバスアドレス空間（ＶＭＥバス仕様からのＶＭＥバス
Ａ３２オプション）、または２４ビット（１６メガバイ
ト）ＶＭＥバスアドレス空間（ＶＭＥバス仕様からのオ
プションＡ２４）から、最低（Ｐ）ページがシステムに
対するＤＶＭＡ仮想アドレス空間として認識される。こ
こに、各ページのサイズは（Ｓ）バイトである。この実
施例においては、スペースのサイズは（Ｓ＝８）キロバ
イトであり、ＶＭＥバス装置のためのＤＶＭＡ仮想アド
レスは全部で（Ｐ＝１２８）ページである。もちろん、
トップの８ページは保留される。

【００４０】ループバックとＤＶＭＡが可能状態にされ
ると、ＶＭＥバススレーブインターフェイスは、ループ
バック制御器とともに、Ａ（３１：２０）＝０×０００
（Ａ３２オプション）またはＡ（２３：２０）＝０×０
（Ａ２４オプション）に対応する、ＶＭＥバスＤＶＭＡ
アドレス空間へ対してアドレスされるＣＰＵからの任意
のループバックサイクルを認識せねばならない。そのサ
イクルはＶＭＥバスＤＶＭＡサイクルを同じＶＭＥバス
仮想アドレスにおいて形成せねばならない。

【００４１】イーサネットネットワークＤＶＭＡインタ
ーフェイスはイーサネット制御チップとサポート用の論
理を含むとともに、ＤＶＭＡアドレスバスとデータバス
へ相互接続するためのアドレスとデータ用のレジスタと
バッファを含む。

【００４２】ＤＶＭＡアドレスバスは、ＶＭＥバスＤＶ
ＭＡアドレスインターフェイスと、イーサネットＤＶＭ
Ａアドレスインターフェイスと、ＣＰＵとを、Ｉ／Ｏマ
ッパを有するＤＶＭＡアドレスバッファと、Ｉ／Ｏキャ
ッシュタグおよびデータアレイのためのブロックアドレ
ス入力端子と、Ｉ／Ｏキャッシュアドレス比較器と、Ｉ
／Ｏキャッシュアドレスレジスタと、データバッファへ
のＩ／Ｏキャッシュアドレスと、Ｉ／Ｏキャッシュ制御
論理とへ相互に接続する。

【００４３】ＤＶＭＡデータバスは、ＶＭＥバスデータ
インターフェイスと、イーサネットデータインターフェ
イスと、ＣＰＵとをＩ／Ｏキャッシュタグとデータアレ
イを有するＤＶＭＡデータトランシーバと、データバッ
ファに対するＩ／Ｏキャッシュアドレスと、Ｉ／Ｏキャ
ッシュアドレス比較器と、Ｉ／Ｏキャッシュ入力データ
バッファと、Ｉ／Ｏキャッシュ書き戻しバッファと、Ｉ
／Ｏキャッシュ制御論理とへ相互に接続する。

【００４４】Ｉ／ＯマッパはＤＶＭＡ装置からの仮想ア
ドレスを、保護検査を行いながら、物理アドレスへ翻訳
する。このマッパは実効的には簡単なＭＭＵである。そ
れはＤＶＭＡアドレス空間の各ページへのエントリーを
有する。各エントリーの幅はＬビットであって、アドレ
スビットフィールドと状態ビットフィールドに分けられ
る。アドレスフィールドは、入力端子に供給される仮想
アドレスのための物理的ページ数へ仮想から翻訳する。
状態フィールドは、ページが有効であれば、ページに対
する書き込み保護とアクセス保護が何であるかを示し、
ページがＩ／Ｏキャッシュ可能なビットであるかを示す
いくつかのビットより成る。求められるキー状態ビット
はＩ／Ｏキャッシュ可能なビットである。Ｉ／Ｏマッパ
の特定の内容はかなり変わることがある。実際に、物理
的にマップされる装置を有するＤＭＡを用いるＩ／Ｏシ
ステムは、本発明において述べる原理と同じ原理を依然
として使用できる。しかし、Ｉ／Ｏキャッシュ可能なビ
ットはその装置のために依然として求められる。

【００４５】Ｉ／Ｏマッパ内のＩ／Ｏキャッシュ可能な
ビットがそれらのページを識別し、したがってそれらの
ＤＶＭＡ装置を識別する。それは使用できないものから
のＩ／Ｏキャッシュを使用できる。それら後者の装置の
ためのＤＶＭＡ転送が中央キャッシュのアクセスとして
取り扱われ、Ｉ／Ｏキャッシュを無視する。ミスアドレ
ス機能ドライバが下位アドレスビット、ＩＯＲＡ（０
３：００）を駆動する。更新された新しいページ統計と
制御ビットがページマッパの更新中に得られる。

【００４６】Ｉ／Ｏミスアドレスレジスタは、Ｉ／Ｏキ
ャッシュを「ミスする」ＤＶＭＡサイクルと、Ｉ／Ｏマ
ッパに示されているように、非Ｉ／Ｏキャッシュ可能な
サイクルに対する物理的ＤＶＭＡアドレスを捕える。ペ
ージ内の下位ビットのためのアドレスソースは仮想Ｉ／
Ｏアドレスバスであり、Ｉ／Ｏマッパソースは物理的ペ
ージ翻訳である。

【００４７】Ｉ／Ｏキャッシュ制御論理は、Ｉ／Ｏアド
レスバスおよびデータバスの使用のためにＣＰＵとＤＶ
ＭＡ装置の仲裁と、Ｉ／ＯマッパとＩ／Ｏキャッシュタ
グおよびデータアレイのインデクシングと、ＣＰＵから
のＩ／Ｏマッパの更新と、ＣＰＵとＩ／Ｏマッパおよび
主記憶装置とからのＩ／Ｏキャッシュタグおよびデータ
アレイの更新と、Ｉ／Ｏキャッシュの独立ＤＶＭＡオペ
レーションに関連する他の全ての制御器とを制御する。
この論理は、全てのＩ／Ｏキャッシュミスと、とくにＤ
ＶＭＡサブセクション内の装置、ＶＭＥバスマスタイン
ターフェイスへの全てのＣＰＵアクセスと、非Ｉ／Ｏキ
ャッシュ可能なページへの全てのＤＶＭＡアクセスとに
おけるＣＰＵ制御論理と相互作用する。それは、ＤＶＭ
Ａサイクルの取扱いと、試験性および機能性のために必
要であるＤＶＭＡ論理のＣＰＵアクセスに関連するその
ような制御を最後に行うが、ここの説明では明確には列
挙しない。

【００４８】Ｉ／Ｏキャッシュタグアレイとデータアレ
イはＰ個のキャッシュタグエントリーと、Ｐ個のキャッ
シュデータブロックを含む。各Ｉ／Ｏキャッシュデータ
アレイはＢバイトのデータを含む。一般に、Ｉ／Ｏキャ
ッシュデータアレイのブロックサイズは中央キャッシュ
ブロックサイズと同じである。Ｐ個の各Ｉ／Ｏキャッシ
ュタグエントリーは、対応するアドレスにおけるＩ／Ｏ
キャッシュデータアレイ中のＰ個のデータブロックのお
のおのに対するメモリアドレスと制御情報を記録する。

【００４９】好適な実施例においては、Ｉ／Ｏキャッシ
ュタグおよびデータアレイがＶＭＥバスＤＶＭＡ装置に
対するＶＩＯＡ（１９：１３）でアドレスされる。それ
はＶＭＥバスＤＶＭＡアドレス空間内のページインデッ
クスに対応する。この範囲内には、トップの８ページは
使用されない。それらのうちの２つがイーサネットバッ
ファとして用いるために割り当てられる。１つはＡ（１
９：１３）＝０×７６におけるイーサネット読み出しデ
ータのためのものであり、１つはＡ（１９：１３）＝０
×７７におけるイーサネット書き込みデータのためのも
のである。

【００５０】Ｉ／Ｏキャッシュタグアレイのアドレスフ
ィールドは物理的アドレスを含む。Ｉ／Ｏマッパは２４
ビットイーサネットＤＶＭＡアドレス空間と２０ビット
ＶＭＥバスアドレス空間を、この実現では３２ビットで
ある物理的アドレス空間にマップする。１６バイトブロ
ックサイズでは、この実現におけるＩ／Ｏキャッシュタ
グアレイは物理的アドレスＡ（３１：０４）を含む。Ｉ
／Ｏキャッシュタグアレイアクセスにおいては、タグア
レイアドレスフィールドビットＡ（３１：１３）がＩ／
Ｏマッパからの物理的アドレスＰＩＯＡ（３１：１３）
と比較され、ブロック内のページを識別するアドレスフ
ィールドからのビットＡ（１２：０４）が、ＶＩＯＡバ
ス内の対応するビットＡ（１２：０４）と比較される。
この２つの比較が一致しＩ／Ｏキャッシュタグアレイエ
ントリーの有効なビットがセットされると、Ｉ／Ｏキャ
ッシュ「ヒット」が示される。

【００５１】診断とフラッシング（データの一貫性）の
ためのＩ／Ｏキャッシュに対するＣＰＵアクセスの外
に、Ｉ／Ｏキャッシュタグアレイも正常なＤＶＭＡサイ
クルの部分として更新される。ＤＶＭＡ装置アクセスが
Ｉ／Ｏキャッシュを「ヒット」したとすると、タグアレ
イの更新は求められない。ＤＶＭＡ装置バスサイクルが
Ｉ／Ｏキャッシュ可能で、（Ｉ／Ｏマッパで示されてい
るように）妨害保護を行わず、Ｉ／Ｏキャッシュを「ミ
スした」とすると、ＤＶＭＡバスサイクルの終わりに、
タグアレイ中のエントリーが新しいＤＶＭＡ物理的ブロ
ックアドレスに書き込まれ、有効ビットが真にセットさ
れ、ＤＶＭＡ装置が書き込みサイクルを行っているなら
ば、変更されたビットがセットされる。Ｉ／Ｏキャッシ
ュを「ミスした」ＤＶＭＡ書き込みサイクルにおいて、
古いタグアレイエントリーが有効であるとマークされ
て、変更されたとすると、この実施例においては、タグ
アレイＡ（３１：０４）からの物理的アドレスブロック
がＩ／Ｏキャッシュミスアドレスレジスタへ書き込まれ
る。このアドレスはＣＰＵメモリアドレスレジスタへロ
ードされて、変更されたＩ／Ｏキャッシュブロックのた
めの書き戻しアドレスを供給する。

【００５２】Ｉ／Ｏキャッシュデータアレイは、Ｐ個の
タグアレイエントリーに対応する、Ｐ個のブロックを有
する。Ｉ／Ｏキャッシュを「ヒット」するＤＶＭＡサイ
クル中は、Ｉ／Ｏキャッシュデータアレイからのデータ
がアレイから読み出され、またはアレイへ書き込まれ
る。この実施例においては、アドレスＶＩＯＡ（１９：
１３）がブロックを選択し、ＶＩＯＡ（３：２）がブロ
ック内の語を選択する。ループバックサイクルにより発
生されたＤＶＭＡ読み出しサイクルにおいては、データ
はアレイから読み出され、システムバスインターフェイ
スへ戻される。ループバックサイクルにより発生された
ＤＶＭＡ書き込みサイクルにおいては、システムバスイ
ンターフェイスからのデータが、Ｉ／Ｏキャッシュ語お
よびバイス選択論理を用いて、アレイへ書き込まれ、更
新すべきキャッシュデータを選択する。

【００５３】Ｉ／Ｏキャッシュを「ミスする」ＤＶＭＡ
読み出しサイクル中は、データのブロックがＩ／Ｏデー
タキャッシュに書き込まれる。この実施例においては、
このデータは、主記憶装置と中央キャッシュの２つのソ
ースのいずれかから発生できる。そのソースは、中央キ
ャッシュに対するＤＶＭＡアドレスのキャッシュ一貫性
検査に依存して選択される。アドレスが一致することが
判明したとすると、中央キャッシュからのデータブロッ
クが、ＣＰＵ−ＤＶＭＡデータトランシーバを介してＤ
ＶＭＡデータバスへダウンロードされる。一貫性検査で
アドレスが一致しないことが判明したとすると、データ
が主記憶装置へ転送される。

【００５４】Ｉ／Ｏキャッシュを「ミスする」ＤＶＭＡ
書き込みサイクル中に、この実施例においては、ＤＶＭ
Ａ装置によりアドレスされたＩ／Ｏキャッシュタグアレ
イエントリーが最初に検査される。このブロックが有効
で、変更されるものとすると、データアレイからのデー
タブロックがＩ／Ｏキャッシュ書き戻しバッファへダウ
ンロードされる。ブロックが変更されないとすると、ダ
ウンロードは不必要である。現在の書き込みサイクルか
らのＤＶＭＡデータをいまやＩ／Ｏキャッシュデータア
レイへ書き込むことができ、Ｉ／Ｏキャッシュタグアレ
イエントリーが新しい物理的アドレスにより更新されて
有効であるとマークされ、更新される。ＤＶＭＡ書き込
みアドレスにより中央キャッシュに対してキャッシュの
一貫性検査が行われる。どのような一致エントリーも中
央キャッシュから無効にされる。ＣＰＵメモリアドレス
レジスタを介して供給されたアドレスにより、ＤＶＭＡ
書き戻しサイクルが、Ｉ／Ｏキャッシュからの以前に変
更されたデータを主記憶装置へ戻す。

【００５５】Ｉ／Ｏキャッシュアドレス比較器は、Ｉ／
Ｏキャッシュ「ヒット」が起きたかどうかを判定するた
めに、アドレス比較を行う。この実施例においては、タ
グアレイ、Ａ（１２：０４）、からのブロック識別ビッ
トをＶＩＯＡ（１２：０４）内のＤＶＭＡアドレスに一
致せねばならず、タグアレイ、Ａ（３１：１３）からの
物理的ページアドレスをＩ／Ｏマッパ物理的アドレス、
ＰＩＯＡ（３１：１３）に一致せねばならない。

【００５６】データバッファに対するＩ／Ｏキャッシュ
レジスタは、Ｉ／Ｏマッパの出力をアクセスするための
経路をＩ／Ｏデータバスへ提供する。このバッファは２
つの用途を有する。第１の用途は、この経路がＩ／Ｏキ
ャッシュタグアレイ中の物理的アドレスフィールドを更
新するために用いられることである。第２に、ＣＰＵに
よりＩ／Ｏマッパの診断検査のためにこの経路が用いら
れる。

【００５７】ＩＯ有効、ＩＯ汚れ、書き戻し機能更新論
理が下位アドレスビット、ＩＯＲＡ（０３：００）を駆
動しＩ／Ｏキャッシュにおける新しい更新されたタグ値
を更新する。それは、変更されたＩ／Ｏキャッシュブロ
ックの書き戻しが求められているかどうかを調べるため
に、Ｉ／Ｏキャッシュタグ検査中にそれらのビットの検
査を行う。

【００５８】Ｉ／Ｏキャッシュ入力データバッファは、
Ｉ／Ｏキャッシュを「ミスする」ＤＶＭＡ読み出しサイ
クルにおいて主記憶装置から戻されたＤＶＭＡデータに
対するＩ／Ｏキャッシュデータアレイへデータ路を提供
する。ループバックにより発生されたＤＶＭＡ読み出し
サイクルに対して、システムバスインターフェイスに対
する「ミス」ＤＶＭＡデータが、Ｉ／Ｏキャッシュデー
タアレイへ書き込まれる間に、システムバスインターフ
ェイスレジスタへ同時にバイパスされる。バッファは、
非Ｉ／Ｏキャッシュ可能ページへマップされる、主記憶
装置からのデータをそれらのＤＶＭＡ装置へ戻すデータ
路としても用いられる。

【００５９】Ｉ／Ｏキャッシュ書き戻しバッファはＩ／
Ｏキャッシュデータアレイからの変更されたデータを主
記憶装置へ書き戻すためのデータ路を提供する。それ
は、非Ｉ／Ｏキャッシュ可能ページへマッペされるそれ
らのＤＶＭＡ装置に対するメモリヘデータを直接書き込
むためのデータ路でもある。

【００６０】システムバスループバックを行うシステム
の素子についての説明：Ｉ／Ｏキャッシュサブシステム
の動作の概要ループバック試験は、ループバックモード
が可能状態にされている間に、ＣＰＵがＶＭＥバスマス
タインターフェイスへの命令を出すことを要する。ＤＶ
ＭＡが可能状態にされないとすると、ＶＭＥバスインタ
ーフェイスにおいて転送が終わる。マスタインターフェ
イスのためにサポートされるＶＭＥバスアドレスモード
とＤＶＭＥデータモードのいずれかを試験できる。ルー
プバック書き込みサイクルにより、ＣＰＵデータをＶＭ
Ｅバスインターフェイスデータトランシーバにおいて捕
えさせる。以後のＶＭＥバスループバック読み出しサイ
クルにおいては、ＤＶＭＡが不能状態にされていると、
それらのデータトランシーバに最後に捕えられたデータ
の内容がＣＰＵにより読み出させられる。

【００６１】ループバックサイクルに対してＤＶＭＡが
可能状態にされたとすると、ＶＭＥバススレーブインタ
ーフェイスがＣＰＵからのＶＭＥバスアドレスを復号し
て、このアドレスが主記憶装置へのＤＶＭＡアクセスで
あるかどうか判定する。もしそうであれば、ＤＶＭＡサ
イクルが発生される。好適な実施例においては、ＣＰＵ
からのループバックサイクルは、ＤＶＭＡサイクルが開
始された時に終わらせられる。ループバックサイクルが
書き込みサイクルであるとすると、発生されるＤＶＭＡ
サイクルは同じデータの書き込みサイクルである。ルー
プバックサイクルが読み出しサイクルであれば、システ
ムバスレジスタにより現在保持されているデータをＣＰ
Ｕへ戻すことによりこのバスサイクルは終わり、その間
に新しいＤＶＭＡ読み出しバスサイクルを発生する。こ
のＤＶＭＡバスサイクルは次に、システムの状態に応じ
て、Ｉ／Ｏキャッシュサブシステム、中央キャッシュま
たは主記憶装置のいずれかからデータを読み出し、その
データをシステムバスデータレジスタへ戻す。そのレジ
スタにおいてはそのデータはループバック制御器により
捕えられる。ループバック試験を終わるために、第２の
ループバック読み出しサイクルがシステムバスレジスタ
の内容を読み出して、それをＣＰＵへ戻す。

【００６２】別の実施例においては、発生されたＤＶＭ
Ａサイクルが終わった後でのみループバックサイクルは
終わる。この実施例では、ループバック書き込みサイク
ルはＤＶＭＡ書き込みサイクルを発生する。これは、シ
ステムの状態に応じて、Ｉ／Ｏキャッシュまたは主記憶
装置を更新する。ＤＶＭＡ書き込みサイクルが終わる
と、ＣＰＵからのループバックサイクルが終わらせられ
る。

【００６３】ループバック読み出しサイクルはＤＶＭＡ
読み出しサイクルを発生する。ＶＭＥバス仲裁器はＤＶ
ＭＡオペレーションの優先度を強制して、Ｉ／Ｏデータ
路におけるデッドロックを破るためにＣＰＵをバックオ
フさせる。ループバックサイクルの結果としてのＤＶＭ
Ａ読み出し要求が、Ｉ／Ｏキャッシュ、中央キャッシ
ュ、または主記憶装置へのそれのアクセスを終わらせ、
それからデータをＶＭＥバスインターフェイスへ戻す。
そこでＣＰＵ制御が行われ、ＶＭＥバスマスタサイクル
を終わって、データがＤＶＭＡオペレーションにより読
み出される。

【００６４】ＶＭＥバスループバックサイクルのＤＶＭ
Ｅ転送部分に対するＩ／Ｏキャッシュサブシステムの部
品の動作の概要を以下に述べる。このサイクルのＤＶＭ
Ａ部分が、ＤＶＭＡアドレス空間におけるように、ＶＭ
Ｅバスアドレスを復号するＶＭＥバススレーブインター
フェイス論理で始まる。Ｉ／ＯキャッシュタグとＩ／Ｏ
キャッシュマッパは並列にアクセスされる。ＤＶＭＡア
ドレス空間内のＶＭＥバスアドレス、ＶＭＥＡ（１９：
０１）、はＩ／ＯアドレスバスＶＩＯＡ（１９：０１）
に直接マップする。ＶＩＯＡ（００）はＶＭＥバスバイ
ト制御からセットされる。

【００６５】仮想ＤＶＭＡページアドレス ＶＩＯＡ（１９：１３）がＩ／Ｏキャッシュタグアレイ
をインデックスする。Ｉ／Ｏキャッシュタグアレイのア
ドレスフィールドは物理アドレスを含む。Ｉ／Ｏキャッ
シュアドレス比較器が、選択されたタグエントリーのア
ドレスフィールド、Ａ（１２：０４）、に含まれている
下位ブロックアドレスビットを、ＶＭＥバス装置により
発生されたＤＶＭＡブロックアドレスの、ＶＩＯＡ（１
２：０４）内の翻訳されていないビットと比較する。

【００６６】Ｉ／Ｏキャッシュタグアレイアクセスと並
列に、Ｉ／Ｏマッパもアクセスされる。それから、マッ
パ出か、ＲＩＯＡ（３１：１３）が第２のタグアドレス
比較のために、タグアレイ上位アドレスフィールド、Ｔ
ＡＧＡ（３１：１３）と比較される。上記２つの比較が
一致し、Ｉ／Ｏキャッシュタグアレイエントリーの有効
ビットがセットされたとすると、Ｉ／Ｏキャッシュ「ヒ
ット」が示される。ループバックサイクルが読み出しサ
イクルであれば、Ｉ／Ｏデータアレイエントリーからの
データがＶＭＥバスインターフェイスへ送られる。ルー
プバックサイクルが書き込みサイクルであれば、データ
がＣＰＵからＶＭＥバスインターフェイスデータトラン
シーバへ駆動され、そこでシステムバスインターフェイ
スレジスタ内のループバッククロッキング制御器により
捕えられる。そこからそれはＩ／Ｏデータバスへ駆動さ
れ、それからＩ／Ｏキャッシュデータアレイエントリー
へ書き込まれる。一般に、２つのアドレス比較のいずれ
かが一致せず、タグアレイ中の有効ビットがセットされ
ないか、汚れたビットが、ＤＶＭＡ装置が書き込みサイ
クルを行うバスサイクルでセットされないとすると、Ｉ
／Ｏキャッシュ「ミス」の結果が生ずる。

【００６７】読み出し「ミス」サイクルにおいては、Ｄ
ＶＭＡループバックサイクルが、Ｉ／Ｏキャッシュタグ
アレイに含まれていない特定のＤＶＭＡアドレスへ読み
出しオペレーションを出す。発生されたＤＶＭＡサイク
ルにより要求されたアドレスにおいてデータブロックを
得るために、キャッシュの一貫性について中央キャッシ
ュを最初に調べた後で、Ｉ／Ｏキャッシュ制御論理は主
記憶装置に対する読み出しオペレーションを開始する。
求められているバイトを含んでいるデータブロックのサ
ブセットは、全ブロックがＩ／Ｏキャッシュデータアレ
イへ書き込まれている間に、システムバスインターフェ
イスレジスタへバイパスされる。

【００６８】書き込み「ミス」サイクルにおいては、Ｄ
ＶＭＡループバックサイクルは、Ｉ／Ｏキャッシュタグ
アレイに含まれていない特定のＤＶＭＡアドレスへ書き
込みオペレーションを出す。Ｉ／Ｏキャッシュ制御論理
はＣＰＵを仲裁し、中央キャッシュに対する一貫性検査
オペレーションを開始する。システムバスインターフェ
イスレジスタからのデータがＩ／Ｏキャッシュデータア
レイブロックへ書き込まれる前に、そのアレイの現在の
内容が調べられる。それらが有効で、変更されたとする
と、それらはＩ／Ｏキャッシュ書き戻しバッファへダウ
ンロードされる。それからＩ／Ｏキャッシュデータアレ
イがＤＶＭＡ書き込みデータにより更新される。書き戻
しバッファの内容が次に主記憶装置へ書き込まれる。

【００６９】Ｉ／Ｏキャッシュをミスし、妨害保護を行
わない読み出しサイクルと書き込みサイクルにおいて、
Ｉ／Ｏキャッシュ制御論理は、ＤＶＭＡ装置によりアド
レスされたＩ／Ｏキャッシュタグアレイエントリーを更
新する。実アドレスフィールドビットＡ（３１：１３）
がＲＩＯＡ（３１：１３）からの物理的アドレスにより
更新され、Ｉ／Ｏキャッシュデータバスを介してＩ／Ｏ
キャッシュアドレスによりデータバッファへ送られる。
ブロックアドレスビットＡ（１２：０４）がＶＩＯＡ
（１２：０４）から更新され、同様にＩ／Ｏキャッシュ
データバス上をＩ／Ｏキャッシュアドレスでデータバッ
ファへ送られる。

【００７０】ループバックオペレーション：ＶＭＥバス
マスタサイクル 図８はループバック制御によるＶＭＥバスマスタサイク
ルの基本的なオペレーションを記述するものである。シ
ステム可能化レジスタのＥＮＬＯＯＰにより示されてい
るように、ループバックが可能にされ、図５においてＶ
ＥＭＯＰとして記述されている範囲内にあるＣＰＵアド
レスにより示されているように、ＣＰＵがＶＭＥバスマ
スタサイクルを開始するとすれば、システム論理はＶＭ
ＥＯＰ信号をＩ／Ｏキャッシュバス仲裁器、図９へ供給
する。この信号は、図９に示すように、仲裁器にバスマ
スタとしての権限をＣＰＵへ許可させる。信号ＤＶＭＡ
ＡＣＫで示されているように、このサイクルが終わるま
でそれはＩ／Ｏバスマスタとして留まる。

【００７１】図８に示すように、プロセッサ読み出し／
書き込み信号、Ｐ＿ＲＥＡＤ、が、ＶＭＥバスマスタサ
イクルが、ＶＭＥバスからＣＰＵへ読み出されるサイク
ルとして、またはＣＰＵからＶＭＥバスへ書き込むサイ
クルとして取り扱われるかどうかを決定する。書き込み
サイクルのためには、Ｐ−ＲＥＡＤがアサートされてい
ない、図８の制御器は、図１０に示すＶＭＥバス仲裁器
がＶＭＥバスのマスタとしての権限を許可するまで待
つ。このマスタとしての権限が図１０に状態ＭＡＳＴＥ
ＲおよびＭＳＴ＿ＮＵＬＬとして示されている。仲裁器
がマスタ状態に達すると、それは信号ＡＥＮ−をアサー
トする。それは図８におけるマスタ書き込みサイクル
が、クロック信号ＶＭＥＣＫＤＯがアサートされて、書
き込みデータをＶＭＥバストランシーバレジスタ内へ、
Ｉ／Ｏキャッシュの詳細図に示すようにクロッキングす
る状態へ進むことを許す。この図に示すように、ＡＥＮ
がアサートされ、Ｐ＿ＲＥＡＤが非活動状態にあるなら
ば、ＶＭＥバストランシーバはクロックされたデータで
ＶＭＥバスをドライブする。この図には示していない
が、ＶＭＥＣＫＤＯに類似する信号はＶＭＥバスマスタ
アドレスバッファ内のＶＭＥバスマスタアドレスも捕え
る。

【００７２】図８において、内部信号ＶＭＥＷＲＤＯと
ＶＭＥ＿ＧＴＤＳをセットした後で、状態マシンがＥＮ
ＬＯＯＰを試験する。これが活動状態にあれば、クロッ
ク信号ＶＭＥＣＫＤＩがアサートされて、ＶＭＥバス上
のデータをクロック制御して入力トランシーバへ入力さ
せる。これは、誤りのないシステムにおいては、正確
に、システムのＶＭＥバスデータトランシーバによりド
ライブされるデータであるから、システムのＶＭＥバス
入力バッファにはいまはループバック書き込みデータが
捕えられている。同様に、システムのアドレスバッファ
によりＶＭＥバスアドレスへドライブされるアドレスに
も、クロックＶＭＥＣＫＤＩによりＤＶＭＡドレス入力
バッファ内に捕えられる。

【００７３】図８に示すように、ＶＭＥバスマスタ読み
出しサイクルにおいては、クロックＶＭＥＣＫＤＩをア
サートするかどうか決定するために信号ＥＮＬＯＯＰが
試験される。ＥＮＬＯＯＰが活動状態であると、クロッ
クＶＭＥＣＫＤＩはアサートされない。これにより、Ｖ
ＭＥＣＫＤＩが以前にアサートされたときに捕えられた
データをＣＰＵへ読み戻されるために読み出しサイクル
は進ませられる。ループバック試験の場合には、これは
一般に以上のＶＭＥバスマスタ書き込みサイクル（ＤＶ
ＭＡが不能状態にされておれば）、または以前のＤＶＭ
Ａ読み出しサイクル（ＤＶＭＡが可能状態にされておれ
ば）である。マスタ読み出しサイクルとマスタ書き込み
サイクルに対して、図８は、ＶＭＥＯＰがでアサートさ
れるまでは状態マシンが待つことを示す。正常な、非ル
ープバックＶＭＥバスサイクルに対しては、信号ＶＭＥ
ＯＰは、ＶＭＥバスにおける応答の結果として、Ｐ１．
ＤＴＡＣＫ（確認）、Ｐ１．ＢＥＲＲ（バス誤り）、ま
たは内部で発生された時間切れのいずれかでデアサート
される。ループバックサイクルに対しては、ループバッ
ク制御器はＤＩＡＧ＿ＤＴＡＣＫ信号（図示せず）を発
生する。この信号はＰ１．ＤＴＡＣＫ信号を発生させ、
バスサイクルを終わらせる。（ＤＩＡＧ＿ＤＴＡＣＫか
らのＰ１．ＤＴＣＡＫの発生が図８に示されている。）

【００７４】ループバックオペレーション：ＤＶＭＡサ
イクル 図８に示すように、任意のＤＶＭＡサイクルのスタート
はＶＭＥＧＯ信号のアサーションに依存する。この信号
は、図９において、Ｉ／Ｏバスマスタ、ＶＭＥ信号に応
答してアサートされる。ループバックサイクルに対して
は、このＶＭＥ信号は、図６に示すように、アサートさ
れたＶＭＥＬＯＯＰ制御信号とともに、ＶＭＥバス上の
ＤＶＭＡアドレスを復号する結果として得られる。

【００７５】ループバックが可能にされた時に、システ
ム可能化レジスタからのＤＶＭＡ可能化ビットであるＳ
ＤＶＭＡＥＮと、ＶＭＥバスマスタサイクル信号である
ＶＭＥＯＰと、ＶＭＥバス上側データストローブを発生
するための内部信号であるＵＤＳとの３つの信号が活動
状態にある結果として、ＶＭＥＬＯＯＰ制御信号がアサ
ートされているのが図７に示されている。この最後の信
号ＵＤＳは、ＣＰＵがＶＭＥバス仲裁器からＶＭＥバス
のマスタの権限を受けた後で、ＶＭＥマスタサイクルに
対してアサートされる。

【００７６】それらの同じ条件がループバック診断ＶＭ
Ｅバス要求信号ＤＩＡＧ＿ＢＲＩＮ−を図７においてア
サートさせる。信号ＤＩＡＧ＿ＢＲＩＮ−はＢＲＩＮバ
ス要求信号を発生させる。この信号は図１０に示すＶＭ
Ｅバス仲裁器へ送られ、その仲裁器にＭＳＴ＿ＮＵＬＬ
状態からＹＬＤ＿ＧＲＴ１状態とＹＬＤ＿ＧＲＴ２状態
へ、それからＢＵＳＧＲＡＮＴ状態へ遷移させる。（以
後の信号は、仲裁器において、上記状態遷移を行うもの
として参照される：ＲＭＷ−、読みだし−変更−書き込
み、ループバックのための不活動信号、ＡＳＥＬ＿、ア
ドレス選択、ループバックマスタサイクルがバスのマス
タとしての権限を得た時に活動する、Ｐ１．ＡＳ−、Ｖ
ＭＥバスアドレスストローブ、ループバックサイクルが
バスのマスタとしての権限を得た時にループバックサイ
クルに対して活動状態にあり、ＤＩＡＧ−ＤＴＡＣＫ信
号がアサートされるまで活動状態を保つ。これはＰ１．
ＡＳ−をデアサートさせて、図１０において、状態ＹＬ
Ｄ＿ＨＯＬＤからＹＬＤ＿ＧＲＴ１へ遷移させる。）

【００７７】状態ＹＬＤ＿ＧＲＴ１と、ＹＬＤ＿ＧＲＴ
２およびＢＵＳＧＲＡＮＴは図１０において信号ＢＧＯ
ＵＴ−をアサートさせる。図７において、アサートされ
たＢＧＯＵＴは、信号ＤＩＡＧ＿ＢＢＩＮとＤＩＡＧ＿
Ｐ２ＡＳがアサートされるようになるように、状態還移
を行わせる。そうすると、ループバックサイクルに対し
て、ＤＩＡＧ＿ＢＢＩＮ−はＢＢＩＮ−をセットし、Ｄ
ＩＡＧ＿Ｐ１ＡＳはＰ１．ＡＳ−をセットする。ＢＢＩ
Ｎ−のアサートは仲裁が終わったことをＶＭＥバス仲裁
器へ指示する。そうするとループバックＤＶＭＡサイク
ルはＶＭＥバスの制御を行えることになる。アサートさ
れているＢＢＩＮ信号は、図１０におけるＶＭＥバス仲
裁器をＢＵＳＧＲＡＮＴ状態から元のアイドル状態へ遷
移させる。

【００７８】図７において、信号ＤＩＡＧ＿Ｐ１ＡＳ−
は、図９のＩ／Ｏキャッシュバス仲裁器がＶＭＥＧＯ−
とＤＶＭＡＡＳ−をアサートする限りは、アサートされ
たままである。それらのＤＶＭＡ制御信号は、Ｉ／Ｏキ
ャッシュ制御論理がＤＶＭＡサイクルを終わるまで、活
動状態にある。この終了は確認応答制御信号ＤＶＭＡＡ
ＣＫ−のアサーションにより示される。典型的には、Ｉ
／Ｏキャッシュまたは主記憶装置からのデータの読み出
し動作が終わり、データがＶＭＥバスインターフェイス
においてレディ状態になった時に、ＤＶＭＡ読み出しサ
イクルでその信号がアサートされる。ＤＶＭＡ書き込み
サイクルにおいては、ＶＭＥバスインターフェイスから
のＤＶＭＡデータがＩ／Ｏキャッシュ、中央キャッシュ
または主記憶装置へ書き込まれた時に、ＤＶＭＡＡＣＫ
−がアサートされる。ＤＶＭＡＡＣＫ−がアサートされ
ると、図７における状態マシンが２つのサイクルの間Ｄ
ＴＡＧ−ＤＴＡＣＫ−をアサートすることによりループ
バックバスサイクルを終わらせる。ＤＩＡＧ＿ＰＬＡＳ
−とＤＩＡＧ＿ＤＴＡＣＫ−のデアサーとによりＶＭＥ
バス制御信号Ｐ１．ＤＴＡＣＫ−を発生して、バスサイ
クルを終わらせるためのＶＭＥバスブロトコルを満た
す。

【００７９】ループバックバスサイクル中のＤＶＭＡデ
ータをクロッキングさせるための制御器が図８に示され
ている。ＶＭＥバスサイクルが読み出しサイクルか、書
き込みサイクルかは内部制御信号Ｂ＿ＲＥＡＤにより示
される。ループバックサイクルにおいては、この信号は
ＶＭＥバス制御信号Ｐ１．ＲＥＡＤからセットされる。
その信号はＣＰＵからのＰ＿ＲＥＡＤ信号からセットさ
れる。

【００８０】ＶＭＥＧＯがアサートされている間にＢ＿
ＲＥＡＤが不活動状態にあってＤＶＭＡ書き込みサイク
ルであることを示すと、図８においてＥＮＬＯＯＰが試
験されて、データのクロッキングを制御する。ＥＮＬＯ
ＯＰが不活動状態にあると、どのクロックもアサートさ
れず、ＶＭＥバスから入来するデータをクロックする。
クロックをアサートしないことの結果として、ＶＭＥＣ
ＫＤＩの以前のアサーションにより捕えられたデータが
ＶＭＥバスデータトランシーバに留まる。ＶＭＥＣＫＤ
Ｉはちょうど終わったループバックマスタ書き込みサイ
クルにおいてアサートされて、ループバックデータをＣ
ＰＵから捕える。したがって、ＤＶＭＡループバックバ
スサイクルが発生される結果となり、データとアドレス
がＣＰＵから供給される。

【００８１】ＶＭＥＧＯがアサートされている間にＢ＿
ＲＥＡＤが活動状態にあるとすると、Ｉ／Ｏキャッシュ
およびメモリサブシステムからのデータが、ループバッ
クサイクルと正常なＶＭＥバスＤＶＭＡサイクルに対し
てＶＭＥＣＫＤＯをアサートすることにより、ＶＭＥバ
ストランシーバに捕えられる。ＶＭＥＧＯ−活動とＢ＿
ＲＥＡＤ活動の組み合わせることにより、データがＶＭ
Ｅバスへドライブされるように、トランシーバを可能状
態にさせられる。ループバックサイクルに対しては、シ
ステム可能化レジスタからの活動状態にあるＥＮＬＯＯ
Ｐ信号が、クロックＶＭＥＣＫＤＩをアサートすること
により、そのＶＭＥバスデータを入力トランシーバ中に
捕えさせる。このデータがひとたび捕えられえると、そ
のデータを以後のＶＭＥバス読み出しループバックバス
サイクルの間ＣＰＵにより読み出すことができる。

【００８２】添附の追加記録は、ＶＭＥループバック試
験とＶＭＥループバックおよびＤＶＭＡ試験のためのル
ーチンの一例を示す。 追加記録 １．ＶＭＥループバック試験 ＶＭＥループバック機能が３２ビットの書き込みと読み
出しに対して働くことを確かめる。 （１） システム可能化レジスタ中のＥＮ＿ＣＡＣＨ
Ｅ，ＥＮ＿ＩＯＣＡＣＨＥ，ＥＮ＿ＤＶＭＡ，ＥＮ＿Ｖ
ＭＥ＿ＬＯＯＰをターンオフする。 （２） 各ｔｏｓｔ＿ａｄｄｒに対して （０×０，０×０，０×８，０×１０，０×２０，０×
０００４００００，．．．，０×０００８００００）．
各ｔｅｓｔ＿ｄａｔｓに対して（０×０，０×１，０×
２，，．．．，０×８００００００００）各ｔｅｓｔ＿
ａｄｄｒにおいて． （ａ） システム可能化レジスタ中のＶＭＥ−ループバ
ックをターンオンする。 （ｂ） ｔｅｓｔ＿ａｄｄｒ＋０×８０００００００の
ためにｔｅｓｔ＿ｄａｔａを書き込む（ｔｅｓｔ＿ａｄ
ｄｒ＋ＤＶＭＡ ｏｆｆｓｅｔ）。 （ｃ） ｔｅｓｔ＿ａｄｄｒ＋０×８０００００００か
らデータを読み出す．（ｔｅｓｔ＿ａｄｄｒ＋ＤＶＭＡ
ｏｆｆｓｅｔ）。 （ｄ） ｔｅｓｔ＿ａｄｄｒ＋０×８０００００００か
らデータを読み出す（ｔｅｓｔ＿ａｄｄｒ＋ＤＶＭＡ
ｏｆｆｓｅｔ）。 （ＣＰＵレジスタファイル中にデー
タを得るために第２の読み出しが必要である）． （ｅ） システム可能化レジスタ中のＶＭＥ＿ループバ
ックをターンオンする。 （ｆ） 読み出したデータが書き込まれたデータと同じ
であることを確かめる。 誤りがあった時：コンスタントなｔｅｓｔ＿ａｄｄｒと
ｔｅｓｔ＿ｄａｔａでステップ （ａ）〜（ｆ）を循環する。 ２．ＶＭＥループバックおよびＤＶＭＡ試験 ＶＭＥループバック機能が３２ビットの書き込みと読み
出しに対して働くことを確かめる。 （１） システム可能化レジスタ中のＥＮ＿ＣＡＣＨ
Ｅ，ＥＮ＿ＩＯＣＡＣＨＥ，ＥＮ＿ＤＶＭＡ，ＥＮ＿Ｖ
ＭＥ＿ＬＯＯＰをターンオフする。 （２） 各ｔｅｓｔ＿ａｄｄｒに対して （０×０，０×０，０×８，０×１０，０×２０，０×
０００４００００，．．．，０×０００８００００）．
各データパターンｄａｔｓに対して（０×
０，０×１，０×２，，．．．，０ｘ８０００００００
０）各ｔｅｓｔ＿ａｄｄｒにおいて． （ａ） ｔｅｓｔ＿ａｄｄｒに対してＩＯマッパエント
リーを書き込む（ＩＯ＿ＤＴビットとＩＯ＿ＥＮを書き
込む）。 （ｂ） システム可能化レジスタ中のＤＶＭＡ、ＶＭＥ
− ルーブバックをターンオフする。 （ｃ） ｔｅｓｔ＿ａｄｄｒ＋０×８０００００００の
ためにｔｅｓｔ＿ｄａｔａを書き込む（ｔｅｓｔ＿ａｄ
ｄｒ＋ＤＶＭＡｏｆｆｓｅｔ）。 （ｄ） ｔｅｓｔ＿ａｄｄｒ＋０×８０００００００か
らデータを読み出す（ｔｅｓｔ＿ａｄｄｒ＋ＤＶＭＡｏ
ｆｆｓｅｔ）。 （ｅ） システム可能化レジスタ中のＤＶＭＡをターン
オフする。 （ｆ） ｔｅｓｔ＿ａｄｄｒ＋０×８０００００００か
らデータを読み出す．（ｔｅｓｔ＿ａｄｄｒ＋ＤＶＭＡ
ｏｆｆｓｅｔ）。 （ＣＰＵ レジスタファイル中にデータを得るために第
２の読み出しが必要である） （ｇ） システム可能化レジスタ中のＶＭＥ−ループバ
ックをターンオフする。 （ｈ） 読み出したデータが書き込まれたデータと同じ
であることを確かめる。 誤りがあった時：コンスタントなｔｅｓｔ−ａｄｄｒと
ｔｅｓｔ＿ｄａｔａでステップ （ａ）〜（ｈ）を循環する。

【図面の簡単な説明】

【図１】本発明を含むことができ、中央キャッシュを介
してＤＶＭＡをサポートする構成と、独立のＩ／Ｏサブ
システムを介してＤＶＭＡをサポートする構成とを示
す。

【図２】それぞれ本発明を含むことができ、中央キャッ
シュを介してＤＶＭＡをサボートする構成と、独立のＩ
／Ｏサブシステムを介してＤＶＭＡをサポートする構成
とを示す。

【図３】ループバック制御器と、Ｉ／Ｏサブシステムの
一部としてＩ／Ｏキャッシュとを含む、ワークステーシ
ョンすなわちサーバ中の主な機能部品のブロック図であ
る。

【図４】図３のＩ／Ｏキャッシュの主な機能部品のブロ
ック図である。

【図５】ワークステーションすなわちサーバのためのＣ
ＰＵアドレス空間を示す線図である。

【図６】ワークステーションすなわちサーバに対するＶ
ＭＥバスＤＶＭＡアドレス割当てを示す線図である。

【図７】信号ＥＮＬＯＯＰで示されているように、ルー
プバックが可能状態にされた時に、ＶＭＥバス仲裁器に
より用いられる、ＶＭＥバス制御のためのある信号の発
生を記述するものである。

【図８】システム可能化レジスタからの信号により示さ
れている、ループバックが可能状態にされた時に変更さ
れる、ＶＭＥバスインターフェイスにおけるトランシー
バクロッキングの流れ図である。

【図９】イーサネット要求、ＶＭＥ要求、ＣＰＵからの
ＶＭＥＯＰ（ＶＭＥマスタ）要求との３つの種類の要求
に応じたＩ／Ｏバスの仲裁を示す流れ図である。

【図１０】ＶＭＥバス仲裁器の動作を示す流れ図であ
る。

【図１１】ループバック制御器によるＶＭＥ仲裁器信号
を示す図である。

【図１２】メモリデータバスＩ／Ｏ転送のための１つの
タイミング図の各片割れを示す。

【図１３】メモリデータバスＩ／Ｏ転送のための１つの
タイミング図の各片割れを示す。

【図１４】ＶＭＥバスマスタインターフェイスの動作の
概略を示す図である。

【図１５】ＶＭＥマスタインターフェイスのブロック図
である。

【図１６】ＶＭＥスレーブインターフェイスの動作の概
略を示す図である。

【図１７】ＶＭＥスレーブポートインターフェイスのブ
ロック図である。

【図１８】ＶＭＥループバック動作の概略を示す図であ
る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウイリアム・シイ・ヴァン・ルウ アメリカ合衆国 94306 カリフォルニア 州・パロ アルト・カレッジ アヴェニュ ウ・1487 (72)発明者 クルト・ミッチエルズ アメリカ合衆国 95376 カリフォルニア 州・トレシイ・ハーベスト ランディング レーン・1865 (56)参考文献 特開 昭58−149529（ＪＰ，Ａ) 特開 昭53−132953（ＪＰ，Ａ) 特公 昭50−40745（ＪＰ，Ｂ１)

Claims (10)

【特許請求の範囲】
1. 【請求項１】 中央処理装置（ＣＰＵ）と、標準システ
   ムバスインターフェイスとを具備し、システムメモリに
   対するダイレクトアクセスを支援するワークステイショ
   ンすなわちサーバにおいて、ＣＰＵに、システムバスイ
   ンタフェイスに対する折り返し試験モードを可能および
   不能にさせる手段と、折り返し試験モードが可能にされ
   ているＣＰＵに、標準システムバスインタフェイスに対
   するプログラムされたＩ／０アクセスを行うために使用
   されるデータ路とコントロールとを機能的に試験させる
   手段と、ＣＰＵに、システムバスインタフェイスに対す
   る折り返し試験モードに加えて、ＤＭＡ転送を可能およ
   び不能にさせる手段と、 折り返しモードがセットされか
   つＤＭＡ転送が不能にされているＣＰＵに、標準システ
   ムバスアドレスおよびデータモードを支援する実システ
   ムバスデバイスを試験することなく、マスターインター
   フェイスに対して標準システムバスによって支援される
   すべての標準システムバスアドレスとデータモードとを
   機能的に試験させる手段と、を有することを特徴とする
   システムメモリに対するダイレクトメモリアクセス（Ｄ
   ＭＡ）を支援するワークステーションすなわちサーバ。
2. 【請求項２】 中央処理装置（ＣＰＵ）と、標準システ
   ムバスインターフェイスと、主メモリと、ＣＰＵおよび
   主メインメモリ間に接続されたキャッシュサブシステム
   とを具備し、システムメモリに対するダイレクトアクセ
   スを支援するワークステイションすなわちサーバにおい
   て、 ＣＰＵにシステムバスインタフェイスに対する折り
   返し試験モードを可能および不能にさせる手段と、 折り
   返し試験モードが可能にされているＣＰＵに、標準シス
   テムバスインタフェイスに対するプログラムされたＩ／
   ０アクセスを行うために使用されるデータ路とコントロ
   ールとを機能的に試験させる手段と、 ＣＰＵに、システ
   ムバスインタフェイスに対する折り返し試験モードに加
   えて、ＤＭＡ転送を可能および不能にさせる手段と、折
   り返し試験モードがセットされかつＤＭＡ転送が可能に
   されているＣＰＵに、システムバスインターフェイスか
   らキャッシュサブシステムおよび主メモリへのＤＭＡバ
   スサイクルを実行するために使用されるデータ路とコン
   トロールとを機能的に試験させる手段と、を有すること
   を特徴とするシステムメモリに対するダイレクトメモリ
   アクセス（ＤＭＡ）を支援するワークステーションすな
   わちサーバ。
3. 【請求項３】 中央処理装置（ＣＰＵ）と、標準システ
   ムバスインターフェイスとを具備し、システムメモリに
   対するダイレクトアクセスを支援するワークステイショ
   ンすなわちサーバにおいて、 ＣＰＵにシステムバスイン
   タフェイスに対する折り返し試験モードを可能および不
   能にさせる手段と、 折り返し試験モードが可能にされて
   いるＣＰＵに、標準システムバスインタフェイスに対す
   るプログラムされたＩ／０アクセスを行うために使用さ
   れるデータ路とコントロールとを機能的に試験させる手
   段と、 ＣＰＵに、システムバスインタフェイスに対する
   折り返し試験モードに加えて、ＤＭＡ転送可能および不
   能にさせる手段と、 折り返し試験モードがセットされか
   つＤＭＡ転送が可能にされているＣＰＵに、システムバ
   スインターフェイスからＩ／Ｏサブシステムおよび主メ
   モリへのＤＭＡバスサイクルを実行するために使用され
   るデータ路とコントロールとを機能的に試験させる手段
   と、を有することを特徴とするシステムメモリに対する
   ダイレクトメモリアクセス（ＤＭＡ）を支援するワーク
   ステーションすなわちサーバ。
4. 【請求項４】 中央処理装置（ＣＰＵ）と、標準システ
   ムバスインターフェイスとを具備し、システムメモリに
   対するダイレクトアクセスを支援するワークステイショ
   ンすなわちサーバにおいて、 ＣＰＵにシステムバスイン
   タフェイスに対する折り返し試験モードを可能および不
   能にさせる手段と、 折り返し試験モードが可能にされて
   いるＣＰＵに、標準システムバスインタフェイスに対す
   るプログラムされたＩ／０アクセスを行うために使用さ
   れるデータ 路とコントロールとを機能的に試験させる手
   段と、 ＣＰＵに、システムバスインタフェイスに対する
   折り返し試験モードに加えて、ＤＭＡ転送を可能および
   不能にさせる手段と、折り返し試験モードがセットされ
   かつＤＭＡ転送が可能にされているＣＰＵに、標準シス
   テムバスアドレスおよびデータモードを支援する実シス
   テムバスデバイスを試験することなく、スレーブシステ
   ムバスインターフェイスに対して標準バスシステムによ
   って支援されるすべての標準システムバスアドレスとデ
   ータモードとを機能的に試験させる手段と、を有するこ
   とを特徴とするシステムメモリに対するダイレクトメモ
   リアクセス（ＤＭＡ）を支援するワークステーションす
   なわちサーバ。
5. 【請求項５】 システムメモリへのダイレクトメモリア
   クセス（ＤＭＡ）を支援し、さらに、中央処理装置（Ｃ
   ＰＵ）と、主メモリと、ＣＰＵおよび主メモリ間に接続
   されたキャッシュサブシステムと、ＣＰＵに接続された
   標準システムバスインターフェイスとを具備したワーク
   ステーションすなわちサーバにおいて、 ＣＰＵに、シ
   ステムバスインターフェイスに対する折り返し試験モー
   ド可能または不能にさせる手段と、 折り返し試験モード
   が可能にされているＣＰＵに、標準システムバスインタ
   ーフェイスへのプログラムされたＩ／０アクセスを行う
   ために使用されるデータ路とコントロールとを機能的に
   試験させる手段と、 ＣＰＵに、システムバスインタフェ
   イスに対する折り返し試験モードに加えて、ＤＭＡ転送
   を可能または不能にさせる手段と、 折り返しモードがセ
   ットされかつＤＭＡ転送が可能にされているＣＰＵに、
   システムバスインターフェイスからキャッシュサブシス
   テムおよび主メモリへのＤＭＡバスサイクルを実行する
   ために使用されるデータ路とコントロールとを機能的に
   試験する手段と、を有することを特徴とするワークステ
   ーションすなわちサーバ。
6. 【請求項６】 折り返し試験モードがセットされかつＤ
   ＭＡ転送が不能にされているＣＰＵに、標準システムバ
   スアドレスおよびデータモードを支援する実システムバ
   スデバイスをテストすることなく、マスターインターフ
   ェイスに対す る標準システムバスによって支援されるす
   べての標準システムバスアドレスとデータモードとを機
   能的に試験させる手段をさらに有することを特徴とす
   る、請求項５に記載のワークステーションすなわちサー
   バ。
7. 【請求項７】 折り返し試験モードがセットされかつＤ
   ＭＡ転送が可能にされているＣＰＵに、システムバスイ
   ンターフェイスからＩ／Ｏサブシステムおよび主メモリ
   へのＤＭＡバスサイクルを実行するために使用されるデ
   ータ路とコントロールとを機能的に試験する手段をさら
   に有することを特徴とする請求項５に記載のワークステ
   ーションすなわちサーバ。
8. 【請求項８】 折り返しモードがセットされかつＤＭＡ
   転送が可能にされているＣＰＵに、標準システムバスア
   ドレスおよびデータモードを支援する実システムバスデ
   バイスをテストすることなく、スレーブシステムバスイ
   ンターフェイスに対する標準システムバスによって支援
   されるすべての標準システムバスアドレスとデータモー
   ドとを機能的に試験させる手段をさらに有することを特
   徴とする、請求項５に記載のワークステーションすなわ
   ちサーバ。
9. 【請求項９】 中央処理装置（ＣＰＵ）と、主メモリ
   と、ＣＰＵおよび主メモリ間に接続されるキャッシュサ
   ブシステムと、ＣＰＵに接続される標準システムバスイ
   ンターフェイスとから構成されるワークステイションす
   なわちサーバにおいて、 ＣＰＵに、システムバスインタ
   フェイスに対する折り返し試験モードを可能および不能
   にさせるための手段を準備し、 折り返し試験モードを可
   能にし、 折り返し試験モードが可能とされたＣＰＵに、
   標準システムバスインタフェイスに対するプログラムさ
   れたＩ／Ｏアクセスを行うために使用されるデータ路と
   コントロールとを機能的に試験させ、 ＣＰＵに、システ
   ムバスインタフェイスに対する折り返し試験モードに加
   えて、ダイレクトメモリアクセス（ＤＭＡ）転送を可能
   および不能にさせるための手段を準備し、 ＤＭＡ転送を
   可能にし、 折り返しモードがセットされかつＤＭＡ転送
   が可能にされているＣＰＵに、システムバスインターフ
   ェイスからキャッシュサブシステムおよび主メモリへの
   ＤＭＡバスサイクルを実行するために使用されるデータ
   路とコントロールとを機能的に試験させ、 折り返しモー
   ドがセットされかつＤＭＡ転送が可能にされているＣＰ
   Ｕに、システムバスインターフェイスからＩ／Ｏサブシ
   ステムおよび主メモリへのＤＭＡバスサイクルを実行す
   るために使用されるデータ路とコントロールとを機能的
   に試験させ、 折り返しモードがセットされかつＤＭＡ転
   送が可能にされているＣＰＵに、標準システムバスアド
   レスおよびデータモードを支援する実システムバスデバ
   イスをテストすることなく、スレーブシステムバスイン
   ターフェイスに対する標準システムバスによって支援さ
   れるすべての標準システムバスアドレスとデータモード
   とを機能的に試験させる、ステップから成ることを特徴
   とする折り返し試験方法。
10. 【請求項１０】 ＤＭＡ転送を不能にし、 折り返しモー
    ドがセットされかつＤＭＡ転送が不能にされているＣＰ
    Ｕに、標準システムバスアドレスおよびデータモードを
    支援する実システムバスデバイスをテストすることな
    く、マスターインターフェイスに対する標準システムバ
    スによって支援されるすべての標準システムバスアドレ
    スとデータモードとを機能的に試験させるステップをさ
    らに有することを特徴とする請求項９に記載の折り返し
    試験方法。