JPH0743703B2 - データを処理する集積回路 - Google Patents
データを処理する集積回路Info
- Publication number
- JPH0743703B2 JPH0743703B2 JP1019384A JP1938489A JPH0743703B2 JP H0743703 B2 JPH0743703 B2 JP H0743703B2 JP 1019384 A JP1019384 A JP 1019384A JP 1938489 A JP1938489 A JP 1938489A JP H0743703 B2 JPH0743703 B2 JP H0743703B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- input
- data
- multiplier
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Optimization (AREA)
- Mathematical Analysis (AREA)
- Computing Systems (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Complex Calculations (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 この発明はこの発明はデータを処理する集積回路、更に
具体的に云えば、同時乗算及び加算の特徴を持つ浮動小
数点プロセッサに関する。
具体的に云えば、同時乗算及び加算の特徴を持つ浮動小
数点プロセッサに関する。
従来の技術及び問題点 計算機、信号処理装置及びプロセス制御装置の様な多く
のシステムでは、高速の計算が設計上の重要な観点であ
る。こう云うシステムは、浮動小数点の計算を実施する
為に、次第に限られた数のLSI集積回路に頼っている。
のシステムでは、高速の計算が設計上の重要な観点であ
る。こう云うシステムは、浮動小数点の計算を実施する
為に、次第に限られた数のLSI集積回路に頼っている。
浮動小数点プロセッサを多重チップで構成した多数の例
が、市場で入手し得る様になった。こう云う構成は大ま
かに云うと２種類に分類することが出来る。即ち、マイ
クロプロセッサを基本とするものと、ビット・スライス
群を基本とするものである。マイクロプロセッサを基本
とするコ・プロセッサはシングル・チップ方式である場
合が多いが、ビット・スライス群よりも遅い。これは、
ビット・スライス方式では、算術の実行に於ける並列の
度合いが一層高い為である。大抵のビット・スライス方
式は、乗算及び加算に別個のチップを用いている。
が、市場で入手し得る様になった。こう云う構成は大ま
かに云うと２種類に分類することが出来る。即ち、マイ
クロプロセッサを基本とするものと、ビット・スライス
群を基本とするものである。マイクロプロセッサを基本
とするコ・プロセッサはシングル・チップ方式である場
合が多いが、ビット・スライス群よりも遅い。これは、
ビット・スライス方式では、算術の実行に於ける並列の
度合いが一層高い為である。大抵のビット・スライス方
式は、乗算及び加算に別個のチップを用いている。
最近、１つの集積回路に乗算及び加算を組合せたプロセ
ッサが利用し得る様になった。然し、乗算及び加算機能
は並列に実施することが出来ない。その結果、積の和及
び和の積の様な普通の動作には、余分のクロック・サイ
クルを必要とする。
ッサが利用し得る様になった。然し、乗算及び加算機能
は並列に実施することが出来ない。その結果、積の和及
び和の積の様な普通の動作には、余分のクロック・サイ
クルを必要とする。
この為、業界には、乗算及び加算機能が同時に動作出来
る様にすると共に、積の和及び和の積を速やかに計算す
ることが出来る様にする浮動小数点アーキテクチュアに
対する要望がある。
る様にすると共に、積の和及び和の積を速やかに計算す
ることが出来る様にする浮動小数点アーキテクチュアに
対する要望がある。
問題点を解決する為の手段及び作用 この発明では、従来の浮動小数点プロセッサに伴う欠点
及び問題を実質的になくし、又は防止する様な浮動小数
点プロセッサを提供する。
及び問題を実質的になくし、又は防止する様な浮動小数
点プロセッサを提供する。
この発明の第１の面では、データを処理する集積回路
が、同時に計算を実行する様に作用し得る乗算器及び加
算器を持っている。乗算器の出力を加算器の入力に接続
すると共に、加算器の出力を乗算器の入力に接続するデ
ータ通路回路を設ける。
が、同時に計算を実行する様に作用し得る乗算器及び加
算器を持っている。乗算器の出力を加算器の入力に接続
すると共に、加算器の出力を乗算器の入力に接続するデ
ータ通路回路を設ける。
この発明のこの１面では、積の和の計算及び和の積の計
算を速やかに実施することが出来ると云う技術的な利点
がある。
算を速やかに実施することが出来ると云う技術的な利点
がある。
この発明の第２の面では、種々の形式の２倍精度ワード
を受取るバス・インターフェースを設け、２つの２倍精
度数を１つのクロック・サイクルでロードすることが出
来る。データ・バスからのデータが、第１のクロックの
縁で一時レジスタに記憶され、第２のクロックの縁で、
データ・レジスタにあるデータの一部分、及びデータ・
バスにあるデータの一部分が、形式制御信号に応答し
て、第１及び第２のレジスタの選ばれた部分に転送され
る。
を受取るバス・インターフェースを設け、２つの２倍精
度数を１つのクロック・サイクルでロードすることが出
来る。データ・バスからのデータが、第１のクロックの
縁で一時レジスタに記憶され、第２のクロックの縁で、
データ・レジスタにあるデータの一部分、及びデータ・
バスにあるデータの一部分が、形式制御信号に応答し
て、第１及び第２のレジスタの選ばれた部分に転送され
る。
この発明のこの１面では、浮動小数点プロセッサが、形
式制御コードを調節することにより、種々のバス構造か
ら高速でデータを受取ることが出来ると云う技術的な利
点がある。
式制御コードを調節することにより、種々のバス構造か
ら高速でデータを受取ることが出来ると云う技術的な利
点がある。
この発明並びにその利点が更によく理解される様に、次
に図面について説明する。
に図面について説明する。
実施例 この発明の好ましい実施例は、第１図を見れば最もよく
理解されよう。
理解されよう。
第１図はこの発明の浮動小数点プロセッサの回路図を示
す。この発明の浮動小数点プロセッサ10が３つの段階に
分けて示されている。即ち、入力段12、計算段14及び出
力段16である。入力段は、Ａ入力データ・バス20a及び
Ｂ入力データ・バス20bで構成された入力データ・バス2
0に接続される一時レジスタ18を有する。パリティ検査
装置22a,22bが夫々入力データ・バス20a,20bに接続され
ると共に、パリティ線24a,24bに接続される。パリティ
検査装置22a,22bからはパリティ誤り線26a,26bが出力さ
れる。入力データ・バス20a,20bは、一時レジスタ18の
出力と共に、形式論理回路28にも接続される。形式制御
信号30及び「クロック・モード」信号31が形式論理回路
28に入力される。
す。この発明の浮動小数点プロセッサ10が３つの段階に
分けて示されている。即ち、入力段12、計算段14及び出
力段16である。入力段は、Ａ入力データ・バス20a及び
Ｂ入力データ・バス20bで構成された入力データ・バス2
0に接続される一時レジスタ18を有する。パリティ検査
装置22a,22bが夫々入力データ・バス20a,20bに接続され
ると共に、パリティ線24a,24bに接続される。パリティ
検査装置22a,22bからはパリティ誤り線26a,26bが出力さ
れる。入力データ・バス20a,20bは、一時レジスタ18の
出力と共に、形式論理回路28にも接続される。形式制御
信号30及び「クロック・モード」信号31が形式論理回路
28に入力される。
形式論理回路28の出力がＡ及びＢ入力レジスタ32,34に
接続される。付能信号線36,38が夫々Ａ入力レジスタ32
及びＢ入力レジスタ34に接続される。Ａ及びＢ入力レジ
スタ32,34が一連のマルチプレクサ40,42,44,46に接続さ
れる。Ａ入力レジスタ32がマルチプレクサ40及びマルチ
プレクサ44に接続され、Ｂ入力レジスタ34がマルチプレ
クサ42及びマルチプレクサ46に接続される。マルチプレ
クサ40,42の出力がパイプライン・レジスタ50及び変換
器／丸め装置52を持つ乗算器48に入力される。マルチプ
レクサ44,46が、パイプライン・レジスタ56及び正規化
装置58を持つALU54に接続される。乗算器48及びALU54が
命令レジスタ60に接続されるが、このレジスタが命令バ
ス62に接続されている。乗算器48の出力が積レジスタ64
に接続され、ALU54の出力が和レジスタ66に接続され
る。積レジスタ64及び和レジスタ66の出力が、マルチプ
レクサ68,70に接続される。積レジスタ64の出力がマル
チプレクサ42,44にも接続され、和レジスタ66の出力が
マルチプレクサ40,46に接続される。マルチプレクサ68,
70が夫々制御信号線72,74に接続される。
接続される。付能信号線36,38が夫々Ａ入力レジスタ32
及びＢ入力レジスタ34に接続される。Ａ及びＢ入力レジ
スタ32,34が一連のマルチプレクサ40,42,44,46に接続さ
れる。Ａ入力レジスタ32がマルチプレクサ40及びマルチ
プレクサ44に接続され、Ｂ入力レジスタ34がマルチプレ
クサ42及びマルチプレクサ46に接続される。マルチプレ
クサ40,42の出力がパイプライン・レジスタ50及び変換
器／丸め装置52を持つ乗算器48に入力される。マルチプ
レクサ44,46が、パイプライン・レジスタ56及び正規化
装置58を持つALU54に接続される。乗算器48及びALU54が
命令レジスタ60に接続されるが、このレジスタが命令バ
ス62に接続されている。乗算器48の出力が積レジスタ64
に接続され、ALU54の出力が和レジスタ66に接続され
る。積レジスタ64及び和レジスタ66の出力が、マルチプ
レクサ68,70に接続される。積レジスタ64の出力がマル
チプレクサ42,44にも接続され、和レジスタ66の出力が
マルチプレクサ40,46に接続される。マルチプレクサ68,
70が夫々制御信号線72,74に接続される。
マルチプレクサ68の出力がＣレジスタ76に接続される。
Ｃレジスタ76の出力がマルチプレクサ40−46に接続され
る。Ｃレジスタ78がクロック信号線78に接続され、この
線は他のレジスタとは別個のクロック作用をする。
Ｃレジスタ76の出力がマルチプレクサ40−46に接続され
る。Ｃレジスタ78がクロック信号線78に接続され、この
線は他のレジスタとは別個のクロック作用をする。
出力段16はＹマルチプレクサ70、状態レジスタ80、パリ
ティ発生器82及びマスタ／スレーブ比較回路84で構成さ
れる。マルチプレクサ70の出力がパリティ発生器82、マ
スタ／スレーブ比較回路84及びバッファ86に接続され
る。状態レジスタ80がマスタ／スレーブ比較回路84及び
バッファ88,90に接続される。バッファ86の出力が出力
データ・バス92及びマスタ／スレーブ比較回路84に接続
される。バッファ88,90の出力が状態バス94に接続され
る。バッファ86−90が夫々制御線96,98,100によって制
御される。
ティ発生器82及びマスタ／スレーブ比較回路84で構成さ
れる。マルチプレクサ70の出力がパリティ発生器82、マ
スタ／スレーブ比較回路84及びバッファ86に接続され
る。状態レジスタ80がマスタ／スレーブ比較回路84及び
バッファ88,90に接続される。バッファ86の出力が出力
データ・バス92及びマスタ／スレーブ比較回路84に接続
される。バッファ88,90の出力が状態バス94に接続され
る。バッファ86−90が夫々制御線96,98,100によって制
御される。
入力段12は、種々のバスの設計に対処する為に、融通性
のある入力モードを持つ様に設計されている。形式制御
信号は、２倍精度入力に対する４つの形式の内の１つを
示す２ビット信号で構成される。取り得る形式が表１に
示されている。
のある入力モードを持つ様に設計されている。形式制御
信号は、２倍精度入力に対する４つの形式の内の１つを
示す２ビット信号で構成される。取り得る形式が表１に
示されている。
夫々の場合、第１のクロック・サイクルで、データがＡ
及びＢ入力データ・バス20a,20bから一時レジスタ18に
ロードされる。第２のクロック・サイクルの立上りで、
Ａ及びＢ入力データ・バス20a,20bにある新しいデータ
と、一時レジスタ18にあるデータが、適当なレジスタに
転送される。形式制御信号30は、ユーザが自分のデータ
を種々の形にすることが出来る様にする。表１で、Ｂ演
算数はＢレジスタ34にロードされる演算数を指し、Ａ演
算数はＡレジスタ32にロードされる演算数を指す。
及びＢ入力データ・バス20a,20bから一時レジスタ18に
ロードされる。第２のクロック・サイクルの立上りで、
Ａ及びＢ入力データ・バス20a,20bにある新しいデータ
と、一時レジスタ18にあるデータが、適当なレジスタに
転送される。形式制御信号30は、ユーザが自分のデータ
を種々の形にすることが出来る様にする。表１で、Ｂ演
算数はＢレジスタ34にロードされる演算数を指し、Ａ演
算数はＡレジスタ32にロードされる演算数を指す。
一時レジスタ18は、１倍精度バスにある２倍精度数を１
つのクロック・サイクルでロードすることが出来る様に
する為に設けられている。Ａバス20aの内容が一時レジ
スタの上側の32ビットにロードされる。Ｂバス20bの内
容が下側の32ビットにロードされる。クロック・モード
信号31が、データを一時レジスタに記憶する為のクロッ
クの縁を決定する。クロック・モード信号31が低である
時、データがクロロックの立上りでロードされる。クロ
ック・モード信号31が高である時、データがクロックの
立下りでロードされる。Ａ及びＢレジスタ32及び34をク
ロックの立下りでロードすることにより、２つの２倍精
度数を１つのクロック・サイクルでロードすることが出
来る。これは、Ａ及びＢバス20a,20b並びに一時レジス
タ18の内容が次の立上りでＡ及びＢレジスタ32,34にロ
ードされるからである。
つのクロック・サイクルでロードすることが出来る様に
する為に設けられている。Ａバス20aの内容が一時レジ
スタの上側の32ビットにロードされる。Ｂバス20bの内
容が下側の32ビットにロードされる。クロック・モード
信号31が、データを一時レジスタに記憶する為のクロッ
クの縁を決定する。クロック・モード信号31が低である
時、データがクロロックの立上りでロードされる。クロ
ック・モード信号31が高である時、データがクロックの
立下りでロードされる。Ａ及びＢレジスタ32及び34をク
ロックの立下りでロードすることにより、２つの２倍精
度数を１つのクロック・サイクルでロードすることが出
来る。これは、Ａ及びＢバス20a,20b並びに一時レジス
タ18の内容が次の立上りでＡ及びＢレジスタ32,34にロ
ードされるからである。
この為、この発明は高速で２倍精度データに対処する融
通性のある入力動作と云う技術的な利点が得られる。
通性のある入力動作と云う技術的な利点が得られる。
４つのマルチプレクサ40乃至46が、乗算器48及びALU54
に接続される演算数を選択する。マルチプレクサ40乃至
46がＡ入力レジスタ32、Ｂ入力レジスタ34、積レジスタ
64、和レジスタ66又はＣレジスタ76から演算数を選択す
る。このマルチプレクサの形式が、データの流れの遅滞
を大幅に少なくする。
に接続される演算数を選択する。マルチプレクサ40乃至
46がＡ入力レジスタ32、Ｂ入力レジスタ34、積レジスタ
64、和レジスタ66又はＣレジスタ76から演算数を選択す
る。このマルチプレクサの形式が、データの流れの遅滞
を大幅に少なくする。
ALU54が加算及び減算の機能と、整数及び浮動小数点の
数の間の変換、及び１倍精度及び２倍精度の数の間の変
換を行なう。この発明の重要な１面として、ALUは乗算
器48とは独立に又はそれと並列に動作させることが出来
る。ALU54がパイプライン・レジスタ56及び丸め装置／
正規化装置58を持っている。
数の間の変換、及び１倍精度及び２倍精度の数の間の変
換を行なう。この発明の重要な１面として、ALUは乗算
器48とは独立に又はそれと並列に動作させることが出来
る。ALU54がパイプライン・レジスタ56及び丸め装置／
正規化装置58を持っている。
乗算器48は基本的な乗算機能ａ×ｂを実施する。演算数
は１倍精度又は２倍精度の数であってよく、乗算が行な
われる前に、絶対値に変換することが出来る。
は１倍精度又は２倍精度の数であってよく、乗算が行な
われる前に、絶対値に変換することが出来る。
パイプライン・レジスタ50,56を不作動にして、通りす
ぎモードにすることが出来る。
ぎモードにすることが出来る。
ALU54及び乗算器48の両方が同時に動作する「チェーン
形」命令では、幾つかの機能を実施することが出来る。
ALU動作は、ａ＋ｂ、ａ−ｂ、２−ａ、ｂ−ａを実行す
る様に選ぶことが出来る。ALU及び乗算器の結果に負の
符号をつけることが出来、ALU54及び乗算器48に対して
同一性機能、即ち、ａ＋０及びｂ×１を選ぶことが出来
る。
形」命令では、幾つかの機能を実施することが出来る。
ALU動作は、ａ＋ｂ、ａ−ｂ、２−ａ、ｂ−ａを実行す
る様に選ぶことが出来る。ALU及び乗算器の結果に負の
符号をつけることが出来、ALU54及び乗算器48に対して
同一性機能、即ち、ａ＋０及びｂ×１を選ぶことが出来
る。
ALU及び乗算器の動作結果を、システム・クロックの立
上りで、２つの出力レジスタ、即ち、和レジスタ66と積
レジスタ64にラッチすることが出来る。積レジスタ64が
乗算器の動作結果を保持し、和レジスタ66がALUの動作
結果を保持する。
上りで、２つの出力レジスタ、即ち、和レジスタ66と積
レジスタ64にラッチすることが出来る。積レジスタ64が
乗算器の動作結果を保持し、和レジスタ66がALUの動作
結果を保持する。
Ｃレジスタは、ALU又は乗算器の動作結果を、乗算器48
又はALU54にフィードバックする前に一時的に記憶する
為に利用することが出来、或いはそれが定数を保持する
ことが出来る。Ｃレジスタ76に対するデータ源が、制御
信号線72を介して、マルチプレクサ68によって選択され
る。
又はALU54にフィードバックする前に一時的に記憶する
為に利用することが出来、或いはそれが定数を保持する
ことが出来る。Ｃレジスタ76に対するデータ源が、制御
信号線72を介して、マルチプレクサ68によって選択され
る。
Ｃレジスタは外部データ・バスから直接的にロードされ
ない。然し、ALU又は乗算器だけを使い、外部データ入
力を必要としない動作の間、Ａ演算数として値を入力す
ることにより、１サイクルを無駄にせずに、ロードする
ことが出来る。Ｂ演算数は、ALUでは０、又は乗算器で
は１に強制的にすることが出来るから、０を加算するこ
とにより、又は１を乗ずることにより、その後Ｃレジス
タ76に対する入力源を選ぶことによって、Ａ演算数をＣ
レジスタに送ることが出来る。
ない。然し、ALU又は乗算器だけを使い、外部データ入
力を必要としない動作の間、Ａ演算数として値を入力す
ることにより、１サイクルを無駄にせずに、ロードする
ことが出来る。Ｂ演算数は、ALUでは０、又は乗算器で
は１に強制的にすることが出来るから、０を加算するこ
とにより、又は１を乗ずることにより、その後Ｃレジス
タ76に対する入力源を選ぶことによって、Ａ演算数をＣ
レジスタに送ることが出来る。
パリティ発生器82が、各々のバイトに対し、又は出力の
各ワードに対し、Ｙマルチプレクサの出力70に対してパ
リティ・ビットを発生する。
各ワードに対し、Ｙマルチプレクサの出力70に対してパ
リティ・ビットを発生する。
マスタ／スレーブ比較回路84は、Ｙ出力マルチプレクサ
70からのデータ・バイト及び状態レジスタ80の出力を、
外部出力バス92及び状態バス94のデータと比較する為に
設けられている。データ・バイトが等しくなければ、マ
スタ／スレーブ比較回路84のマスタ／スレーブ誤り出力
ピンに高信号が発生される。ALUに於ける比較動作の
間、Ａ及びＢ演算数が等しい時、状態レジスタ80のAEQB
出力が高になる。比較の間、Ａ演算数がＢ演算数より大
きければ、状態レジスタ80でAGTB出力が高になる。ALU
でも乗算器でも、比較以外の動作を行なう時、AEQB信号
をゼロ検出として使う。
70からのデータ・バイト及び状態レジスタ80の出力を、
外部出力バス92及び状態バス94のデータと比較する為に
設けられている。データ・バイトが等しくなければ、マ
スタ／スレーブ比較回路84のマスタ／スレーブ誤り出力
ピンに高信号が発生される。ALUに於ける比較動作の
間、Ａ及びＢ演算数が等しい時、状態レジスタ80のAEQB
出力が高になる。比較の間、Ａ演算数がＢ演算数より大
きければ、状態レジスタ80でAGTB出力が高になる。ALU
でも乗算器でも、比較以外の動作を行なう時、AEQB信号
をゼロ検出として使う。
浮動小数点プロセッサ10は、FASTモードで動作する様に
プログラムすることが出来る。FASTモードでは、正規化
解除した全ての入力及び出力が強制的にゼロにされる。
正規化解除された入力は、ゼロの指数、ゼロでない仮
数、及び仮数の一番左のビット（隠れた又は暗黙のビッ
ト）にゼロを持つ浮動小数点数の形を持っている。正規
化解除された数は、正規化が完了する前に、バイアスさ
れた指数フィールドをゼロにデクレメントすることによ
って生ずる。正規化解除された数を乗算器に入力するこ
とが出来ないから、それを最初にALUによって折返し数
に変換しなければならない。正規化解除された数の仮数
が、それを左へシフトすることによって、正規化された
時、指数フィールドは全部ゼロから負の２の補数にデク
レメントされる。
プログラムすることが出来る。FASTモードでは、正規化
解除した全ての入力及び出力が強制的にゼロにされる。
正規化解除された入力は、ゼロの指数、ゼロでない仮
数、及び仮数の一番左のビット（隠れた又は暗黙のビッ
ト）にゼロを持つ浮動小数点数の形を持っている。正規
化解除された数は、正規化が完了する前に、バイアスさ
れた指数フィールドをゼロにデクレメントすることによ
って生ずる。正規化解除された数を乗算器に入力するこ
とが出来ないから、それを最初にALUによって折返し数
に変換しなければならない。正規化解除された数の仮数
が、それを左へシフトすることによって、正規化された
時、指数フィールドは全部ゼロから負の２の補数にデク
レメントされる。
浮動小数点プロセッサ10は４つのIEEE標準丸めモードを
支援する。支援される丸めモードは、最近への丸め、ゼ
ロへの丸め（切捨て）、無限大への丸め（仕上げ）及び
負の無限大への丸め（切下げ）である。浮動小数点プロ
セッサが乗算及び加算の機能を同時に遂行することが出
来ることにより、積の和又は和の積の計算が速やかに出
来る。積の和を計算するには、浮動小数点プロセッサ10
は、ALUが前の計算のフィードバックに対して動作して
いる間、乗算器にある外部データ入力に作用することが
出来る。逆に、和の積の計算では、乗算器が前の計算か
らのフィードバックに作用している間、ALUが外部デー
タ入力に作用する。
支援する。支援される丸めモードは、最近への丸め、ゼ
ロへの丸め（切捨て）、無限大への丸め（仕上げ）及び
負の無限大への丸め（切下げ）である。浮動小数点プロ
セッサが乗算及び加算の機能を同時に遂行することが出
来ることにより、積の和又は和の積の計算が速やかに出
来る。積の和を計算するには、浮動小数点プロセッサ10
は、ALUが前の計算のフィードバックに対して動作して
いる間、乗算器にある外部データ入力に作用することが
出来る。逆に、和の積の計算では、乗算器が前の計算か
らのフィードバックに作用している間、ALUが外部デー
タ入力に作用する。
この動作モードが除算及び平方根の計算と、マトリクス
動作で反復的に使われる。
動作で反復的に使われる。
表２は、データ演算数の組を乗算し、その結果を累算す
ると云う、積の和の計算に関係する基本的な動作に使わ
れる動作を示している。表２では、４つの積の和を計算
している。表２で、Ｐ（ ）及びＳ（ ）は、夫々積レ
ジスタ64及び和レジスタ66に記憶されている量を指す。
ると云う、積の和の計算に関係する基本的な動作に使わ
れる動作を示している。表２では、４つの積の和を計算
している。表２で、Ｐ（ ）及びＳ（ ）は、夫々積レ
ジスタ64及び和レジスタ66に記憶されている量を指す。
積の和又は和の積の長いストリームを計算する場合、こ
の発明の浮動小数点プロセッサ10は、略計算を完了する
のに必要な時間のまゝである。従って、この発明は、従
来の浮動小数点プロセッサに較べて、速度を著しく改善
すると云う技術的な利点がある。
の発明の浮動小数点プロセッサ10は、略計算を完了する
のに必要な時間のまゝである。従って、この発明は、従
来の浮動小数点プロセッサに較べて、速度を著しく改善
すると云う技術的な利点がある。
この発明を詳しく説明したが、特許請求の範囲によって
定められたこの発明の範囲を逸脱せずに、これに種々の
変更、置換を加えることが出来ることを承知されたい。
定められたこの発明の範囲を逸脱せずに、これに種々の
変更、置換を加えることが出来ることを承知されたい。
以上の説明に関連して更に下記の項を開示する。
（１）データを処理する集積回路に於いて、２つの入力
及び出力を持っていて、該入力に受取った２つのデータ
数の積を計算して、計算した積を出力する乗算器と、２
つの入力と出力を持っていて、該入力に受取った２つの
データ数の和を計算して、計算した和を出力すると共
に、前記乗算器と同時に計算する様に作用し得る加算器
と、積の計算の和及び和の計算の積を速やかに実施する
ことが出来る様に、前記乗算器の出力を前記加算器の一
方の入力に接続すると共に前記加算器の出力を前記乗算
器の一方の入力に接続するデータ通路回路とを有する集
積回路。
及び出力を持っていて、該入力に受取った２つのデータ
数の積を計算して、計算した積を出力する乗算器と、２
つの入力と出力を持っていて、該入力に受取った２つの
データ数の和を計算して、計算した和を出力すると共
に、前記乗算器と同時に計算する様に作用し得る加算器
と、積の計算の和及び和の計算の積を速やかに実施する
ことが出来る様に、前記乗算器の出力を前記加算器の一
方の入力に接続すると共に前記加算器の出力を前記乗算
器の一方の入力に接続するデータ通路回路とを有する集
積回路。
（２）（１）項に記載した集積回路に於て、データ通路
回路が、乗算器に接続されていて、加算器の１つの入力
に接続される出力を記憶する積レジスタと、加算器に接
続されていて、乗算器の一つの入力に接続されるその出
力を記憶する和レジスタとを有する集積回路。
回路が、乗算器に接続されていて、加算器の１つの入力
に接続される出力を記憶する積レジスタと、加算器に接
続されていて、乗算器の一つの入力に接続されるその出
力を記憶する和レジスタとを有する集積回路。
（３）（２）項に記載した集積回路に於て、データ通路
回路が、前記積レジスタの内容又は前記和レジスタの内
容を選択的に出力する第１のマルチプレクサと、該第１
のマルチプレクサの出力に接続されていて、その出力を
選択的に記憶する第１のレジスタとを有し、該第１のレ
ジスタは乗算器の１つ又は更に多くの入力及び加算器の
１つ又は更に多くの入力に接続されている集積回路。
回路が、前記積レジスタの内容又は前記和レジスタの内
容を選択的に出力する第１のマルチプレクサと、該第１
のマルチプレクサの出力に接続されていて、その出力を
選択的に記憶する第１のレジスタとを有し、該第１のレ
ジスタは乗算器の１つ又は更に多くの入力及び加算器の
１つ又は更に多くの入力に接続されている集積回路。
（４）（２）項に記載した集積回路に於て、集積回路の
外部の源からのデータを受取ると共に、データ通路回路
に接続された入力回路を有し、受取ったデータを乗算器
及び加算器に入力することが出来る様にした集積回路。
外部の源からのデータを受取ると共に、データ通路回路
に接続された入力回路を有し、受取ったデータを乗算器
及び加算器に入力することが出来る様にした集積回路。
（５）（４）項に記載した集積回路に於て、データ回路
が、前記入力回路が受取ったデータを選択的に記憶する
第１及び第２の入力レジスタを持ち、各々の入力が乗算
器の１つ又は更に多くの入力及び加算器の１つ又は更に
多くの入力に接続されている集積回路。
が、前記入力回路が受取ったデータを選択的に記憶する
第１及び第２の入力レジスタを持ち、各々の入力が乗算
器の１つ又は更に多くの入力及び加算器の１つ又は更に
多くの入力に接続されている集積回路。
（６）（５）項に記載した集積回路に於て、更にデータ
通路回路が、乗算器の第１の入力に、それに対する複数
個の入力の内の１つを選択的に接続する第１の乗算器入
力マルチプレクサと、乗算器の第２の入力に、それに対
する複数個の入力の内の１つを選択的に接続する第２の
乗算器入力マルチプレクサと、加算器の第１の入力に、
それに対する複数個の入力の内の１つを選択的に接続す
る第１の加算器入力マルチプレクサと、加算器の第２の
入力に、それに対する複数個の入力の内の１つを選択的
に接続する第２の加算器入力マルチプレクサとを有し、
前記第１の入力レジスタが１つ又は更に多くの乗算器入
力マルチプレクサ並びに１つ又は更に多くの加算器入力
マルチプレクサに接続され、第２の入力レジスタが１つ
又は更に多くの乗算器入力マルチプレクサ及び１つ又は
更に多くの加算器入力マルチプレクサに接続され、積レ
ジスタが１つ又は更に多くの乗算器入力マルチプレクサ
と１つ又は更に多くの加算器入力マルチプレクサに接続
され、和レジスタが１つ又は更に多くの乗算器入力マル
チプレクサ及び１つ又は更に多くの加算器入力マルチプ
レクサに接続されている集積回路。
通路回路が、乗算器の第１の入力に、それに対する複数
個の入力の内の１つを選択的に接続する第１の乗算器入
力マルチプレクサと、乗算器の第２の入力に、それに対
する複数個の入力の内の１つを選択的に接続する第２の
乗算器入力マルチプレクサと、加算器の第１の入力に、
それに対する複数個の入力の内の１つを選択的に接続す
る第１の加算器入力マルチプレクサと、加算器の第２の
入力に、それに対する複数個の入力の内の１つを選択的
に接続する第２の加算器入力マルチプレクサとを有し、
前記第１の入力レジスタが１つ又は更に多くの乗算器入
力マルチプレクサ並びに１つ又は更に多くの加算器入力
マルチプレクサに接続され、第２の入力レジスタが１つ
又は更に多くの乗算器入力マルチプレクサ及び１つ又は
更に多くの加算器入力マルチプレクサに接続され、積レ
ジスタが１つ又は更に多くの乗算器入力マルチプレクサ
と１つ又は更に多くの加算器入力マルチプレクサに接続
され、和レジスタが１つ又は更に多くの乗算器入力マル
チプレクサ及び１つ又は更に多くの加算器入力マルチプ
レクサに接続されている集積回路。
（７）（６）項に記載した集積回路に於て、前記第１の
入力レジスタが第１の乗算器入力マルチプレクサ及び第
１の加算器入力マルチプレクサに接続され、前記第２の
入力レジスタが第２の乗算器入力マルチプレクサ及び第
２の入力マルチプレクサに接続され、前記積レジスタが
第２の乗算器入力マルチプレクサ及び第１の加算器入力
マルチプレクサに接続され、前記和レジスタが第１の乗
算器入力マルチプレクサ及び第２の加算器入力マルチプ
レクサに接続されている集積回路。
入力レジスタが第１の乗算器入力マルチプレクサ及び第
１の加算器入力マルチプレクサに接続され、前記第２の
入力レジスタが第２の乗算器入力マルチプレクサ及び第
２の入力マルチプレクサに接続され、前記積レジスタが
第２の乗算器入力マルチプレクサ及び第１の加算器入力
マルチプレクサに接続され、前記和レジスタが第１の乗
算器入力マルチプレクサ及び第２の加算器入力マルチプ
レクサに接続されている集積回路。
（８）（４）項に記載した集積回路に於て、入力回路
が、第１のクロックの縁で、前記源から受取ったデータ
を記憶する一時レジスタと、該一時レジスタ及び前記源
に接続されていて、前記源及び前記一時レジスタの一部
分を、第２のクロックの縁で前記第１及び第２の入力レ
ジスタに選択的に接続する形式論理回路とを有する集積
回路。
が、第１のクロックの縁で、前記源から受取ったデータ
を記憶する一時レジスタと、該一時レジスタ及び前記源
に接続されていて、前記源及び前記一時レジスタの一部
分を、第２のクロックの縁で前記第１及び第２の入力レ
ジスタに選択的に接続する形式論理回路とを有する集積
回路。
（９）（１）項に記載した集積回路に於て、加算器が、
２つの入力の差を計算する回路を有する集積回路。
２つの入力の差を計算する回路を有する集積回路。
（10）データ・バスからデータを受取る回路に於て、デ
ータ・バスに存在するデータを第１のクロックの縁で記
憶する一時レジスタと、前記データ・バスからのビット
で構成されるデータ・ワードを記憶する第１の入力レジ
スタと、前記データ・バスからのビットで構成されたデ
ータ・ワードを記憶する第２の入力レジスタと、前記一
時レジスタと入力レジスタの間並びに前記データ・バス
と入力データ・レジスタの間に接続されていて、第２の
クロックの縁で、前記データ・バス及び前記一時レジス
タの一部分を前記第１及び第２の入力レジスタに選択的
に接続する形式論理回路とを有する回路。
ータ・バスに存在するデータを第１のクロックの縁で記
憶する一時レジスタと、前記データ・バスからのビット
で構成されるデータ・ワードを記憶する第１の入力レジ
スタと、前記データ・バスからのビットで構成されたデ
ータ・ワードを記憶する第２の入力レジスタと、前記一
時レジスタと入力レジスタの間並びに前記データ・バス
と入力データ・レジスタの間に接続されていて、第２の
クロックの縁で、前記データ・バス及び前記一時レジス
タの一部分を前記第１及び第２の入力レジスタに選択的
に接続する形式論理回路とを有する回路。
（11）（10）項に記載した集積回路に於て、前記一時レ
ジスタがクロック・パルスの立下りでデータをラッチす
る様に作用することが出来、前記形式論理回路が、前記
クロック・パルスの次の立上りで、前記一時レジスタ及
びデータ・バスを入力レジスタに接続する様に作用し得
る集積回路。
ジスタがクロック・パルスの立下りでデータをラッチす
る様に作用することが出来、前記形式論理回路が、前記
クロック・パルスの次の立上りで、前記一時レジスタ及
びデータ・バスを入力レジスタに接続する様に作用し得
る集積回路。
（12）（10）項に記載した集積回路に於て、前記一時レ
ジスタがクロック・パルスの立上りでデータをラッチす
る様に作用することが出来、前記形式論理回路が、前記
クロック・パルスの次の立下りで、前記一時レジスタ及
びデータ・バスを前記入力レジスタに接続する様に作用
し得る集積回路。
ジスタがクロック・パルスの立上りでデータをラッチす
る様に作用することが出来、前記形式論理回路が、前記
クロック・パルスの次の立下りで、前記一時レジスタ及
びデータ・バスを前記入力レジスタに接続する様に作用
し得る集積回路。
（13）（10）項に記載した回路に於て、前記形式論理回
路が、制御信号に応答して、前記一時レジスタの上位ビ
ットを前記第１の入力レジスタの上位ビット、前記第１
の入力レジスタの下位ビット、前記第２の入力レジスタ
の上位ビット又は前記第２の入力レジスタの下位ビット
に選択的に接続する回路と、前記制御信号に応答して、
前記一時レジスタにある下位のデータ・ビットを前記第
１のレジスタの上位ビット、前記第１のレジスタの下位
ビット、第２のレジスタの上位ビット又は前記第２のレ
ジスタの下位ビットに選択的に接続する回路と、前記制
御信号に応答して、前記データ・バスからの上位ビット
を前記第１のレジスタの上位ビット、前記第１のレジス
タの下位ビット、前記第２のレジスタの上位ビット又は
前記第２のレジスタの下位ビットに選択的に接続する回
路と、前記制御信号に応答して、前記データ・バスから
の下位ビットを前記第１のレジスタの上位ビット、前記
第１のレジスタの下位ビット、前記第２のレジスタの上
位ビット又は前記第２のレジスタの下位ビットに選択的
に接続する回路とを有する回路。
路が、制御信号に応答して、前記一時レジスタの上位ビ
ットを前記第１の入力レジスタの上位ビット、前記第１
の入力レジスタの下位ビット、前記第２の入力レジスタ
の上位ビット又は前記第２の入力レジスタの下位ビット
に選択的に接続する回路と、前記制御信号に応答して、
前記一時レジスタにある下位のデータ・ビットを前記第
１のレジスタの上位ビット、前記第１のレジスタの下位
ビット、第２のレジスタの上位ビット又は前記第２のレ
ジスタの下位ビットに選択的に接続する回路と、前記制
御信号に応答して、前記データ・バスからの上位ビット
を前記第１のレジスタの上位ビット、前記第１のレジス
タの下位ビット、前記第２のレジスタの上位ビット又は
前記第２のレジスタの下位ビットに選択的に接続する回
路と、前記制御信号に応答して、前記データ・バスから
の下位ビットを前記第１のレジスタの上位ビット、前記
第１のレジスタの下位ビット、前記第２のレジスタの上
位ビット又は前記第２のレジスタの下位ビットに選択的
に接続する回路とを有する回路。
（14）データ・バスからデータを受取る方法に於て、デ
ータ・バスからのデータを形式信号に応答して、第１の
クロックの縁で一時レジスタに受取り、該一時レジスタ
及びデータ・バスからのデータを第２のクロックの縁で
複数個の入力レジスタに選択的に転送する工程を含む方
法。
ータ・バスからのデータを形式信号に応答して、第１の
クロックの縁で一時レジスタに受取り、該一時レジスタ
及びデータ・バスからのデータを第２のクロックの縁で
複数個の入力レジスタに選択的に転送する工程を含む方
法。
（15）（14）項に記載した方法に於て、データを一時レ
ジスタに記憶する工程が、クロック・パルスの立下り
で、データ・バスから前記一時レジスタにデータを記憶
する工程で構成され、データを転送する工程が、前記ク
ロック・パルスの次の立上りで、一時レジスタ及びデー
タ・バスからのデータ第１及び第２の入力レジスタに転
送することを含む方法。
ジスタに記憶する工程が、クロック・パルスの立下り
で、データ・バスから前記一時レジスタにデータを記憶
する工程で構成され、データを転送する工程が、前記ク
ロック・パルスの次の立上りで、一時レジスタ及びデー
タ・バスからのデータ第１及び第２の入力レジスタに転
送することを含む方法。
（16）（14）項に記載した方法に於て、一時レジスタに
データを記憶する工程が、クロック・パルスの立上り
で、データ・バスから前記一時レジスタにデータを記憶
する工程を含み、データを転送する工程が、前記クロッ
ク・パルスの次の立下りで、前記一時レジスタ及びデー
タ・バスから前記第１及び第２の入力レジスタにデータ
を転送することを含む方法。
データを記憶する工程が、クロック・パルスの立上り
で、データ・バスから前記一時レジスタにデータを記憶
する工程を含み、データを転送する工程が、前記クロッ
ク・パルスの次の立下りで、前記一時レジスタ及びデー
タ・バスから前記第１及び第２の入力レジスタにデータ
を転送することを含む方法。
（17）算術の計算を同時に行なう乗算器48及びALU54を
持つ浮動小数点プロセッサ10を提供した。乗算器48及び
ALU54の出力が夫々積レジスタ64及び和レジスタ66に記
憶される。乗算器48及びALU54の入力にマルチプレクサ4
0,42,44,46を設ける。マルチプレクサは、入力レジスタ
32,34、積及び和レジスタ64,66及び出力レジスタ76の間
でデータを選ぶ。乗算器48及びALU54が同時に動作し、
乗算器48及びALU54の出力がマルチプレクサ40−46に利
用し得るから、和の積の計算及び積の和の計算を速やか
に実施することが出来る。入力段12が、第１のクロック
の縁でデータ・バスからのデータを記憶する一時レジス
タ18と、第２のクロックの縁で、データ・バス及び一時
レジスタ18からのデータを入力レジスタ32,34に送る形
式論理回路28用いている。
持つ浮動小数点プロセッサ10を提供した。乗算器48及び
ALU54の出力が夫々積レジスタ64及び和レジスタ66に記
憶される。乗算器48及びALU54の入力にマルチプレクサ4
0,42,44,46を設ける。マルチプレクサは、入力レジスタ
32,34、積及び和レジスタ64,66及び出力レジスタ76の間
でデータを選ぶ。乗算器48及びALU54が同時に動作し、
乗算器48及びALU54の出力がマルチプレクサ40−46に利
用し得るから、和の積の計算及び積の和の計算を速やか
に実施することが出来る。入力段12が、第１のクロック
の縁でデータ・バスからのデータを記憶する一時レジス
タ18と、第２のクロックの縁で、データ・バス及び一時
レジスタ18からのデータを入力レジスタ32,34に送る形
式論理回路28用いている。
第１図はこの発明の浮動小数点プロセッサのアーキテク
チュアを示す。 主な符号の説明 28:形式論理回路 32:A入力レジスタ 34:B入力レジスタ 40,42,44,46:マルチプレクサ 48:乗算器 54:ALU 76:Cレジスタ
チュアを示す。 主な符号の説明 28:形式論理回路 32:A入力レジスタ 34:B入力レジスタ 40,42,44,46:マルチプレクサ 48:乗算器 54:ALU 76:Cレジスタ
フロントページの続き (72)発明者 エジソン エイチ．チウ アメリカ合衆国テキサス州リチャードソ ン，チェストナット ヒル 1711 (72)発明者 ジエフレイ エイ．ニーハウス アメリカ合衆国テキサス州ダラス，ケント シャー レーン 4032 (56)参考文献 特開 昭61−48037（ＪＰ，Ａ) 特開 昭60−204029（ＪＰ，Ａ) 特開 昭62−221725（ＪＰ，Ａ)
Claims (1)
- 【請求項１】データを処理する集積回路において、 前記集積回路の外部からデータを受ける入力回路と、 前記入力回路に接続する第１及び第２の入力を有し、前
記入力で受取った２つのデータ数の積を計算して出力す
る乗算器と、 前記入力回路に接続する第１及び第２の入力を有し、前
記入力で受取った２つのデータ数の和を計算して出力す
る加算器と、 前記乗算器から出力された内容又は前記加算器から出力
された内容のいずれかを選択的に出力する第１マルチプ
レクサと、 前記第１マルチプレクサからの出力と、前記乗算器の前
記第１及び第２入力並びに前記加算器の前記第１及び第
２入力との間を結合するストレージ・レジスタと、 前記乗算器又は加算器からの出力のいずれかを前記集積
回路の出力段へ送る第２マルチプレクサ、 を含む集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US149780 | 1988-01-29 | ||
| US07/149,780 US4916651A (en) | 1988-01-29 | 1988-01-29 | Floating point processor architecture |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6086249A Division JP2618604B2 (ja) | 1988-01-29 | 1994-04-25 | データ・バスからのデータ入力を制御する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH025179A JPH025179A (ja) | 1990-01-10 |
| JPH0743703B2 true JPH0743703B2 (ja) | 1995-05-15 |
Family
ID=22531768
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1019384A Expired - Lifetime JPH0743703B2 (ja) | 1988-01-29 | 1989-01-27 | データを処理する集積回路 |
| JP6086249A Expired - Lifetime JP2618604B2 (ja) | 1988-01-29 | 1994-04-25 | データ・バスからのデータ入力を制御する方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6086249A Expired - Lifetime JP2618604B2 (ja) | 1988-01-29 | 1994-04-25 | データ・バスからのデータ入力を制御する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4916651A (ja) |
| JP (2) | JPH0743703B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5142677A (en) * | 1989-05-04 | 1992-08-25 | Texas Instruments Incorporated | Context switching devices, systems and methods |
| US5181186A (en) * | 1988-04-13 | 1993-01-19 | Al Ofi Moatad S | TPC computers |
| CA1311063C (en) * | 1988-12-16 | 1992-12-01 | Tokumichi Murakami | Digital signal processor |
| US6986142B1 (en) * | 1989-05-04 | 2006-01-10 | Texas Instruments Incorporated | Microphone/speaker system with context switching in processor |
| US5025407A (en) * | 1989-07-28 | 1991-06-18 | Texas Instruments Incorporated | Graphics floating point coprocessor having matrix capabilities |
| JPH0387859A (ja) * | 1989-08-31 | 1991-04-12 | Canon Inc | 画像形成装置 |
| US5053987A (en) * | 1989-11-02 | 1991-10-01 | Zoran Corporation | Arithmetic unit in a vector signal processor using pipelined computational blocks |
| US5058048A (en) * | 1990-04-02 | 1991-10-15 | Advanced Micro Devices, Inc. | Normalizing pipelined floating point processing unit |
| US5128888A (en) * | 1990-04-02 | 1992-07-07 | Advanced Micro Devices, Inc. | Arithmetic unit having multiple accumulators |
| US5179531A (en) * | 1990-04-27 | 1993-01-12 | Pioneer Electronic Corporation | Accelerated digital signal processor |
| JPH0748201B2 (ja) * | 1990-08-17 | 1995-05-24 | 三菱電機株式会社 | ディジタル信号処理方式 |
| EP0645699A1 (en) * | 1993-09-29 | 1995-03-29 | International Business Machines Corporation | Fast multiply-add instruction sequence in a pipeline floating-point processor |
| US5787025A (en) * | 1996-02-28 | 1998-07-28 | Atmel Corporation | Method and system for performing arithmetic operations with single or double precision |
| WO1998006030A1 (en) * | 1996-08-07 | 1998-02-12 | Sun Microsystems | Multifunctional execution unit |
| US5790444A (en) * | 1996-10-08 | 1998-08-04 | International Business Machines Corporation | Fast alignment unit for multiply-add floating point unit |
| US6745318B1 (en) * | 1999-08-18 | 2004-06-01 | Sanjay Mansingh | Method and apparatus of configurable processing |
| US7212631B2 (en) * | 2001-05-31 | 2007-05-01 | Qualcomm Incorporated | Apparatus and method for performing KASUMI ciphering |
| JP4979975B2 (ja) * | 2006-04-21 | 2012-07-18 | 株式会社ダイヘン | 論理集積回路、その演算用回路のソース、及びそのソースを記録したコンピュータ読み取り可能な記録媒体 |
| US9600278B1 (en) * | 2011-05-09 | 2017-03-21 | Altera Corporation | Programmable device using fixed and configurable logic to implement recursive trees |
| US10037192B2 (en) * | 2015-10-21 | 2018-07-31 | Altera Corporation | Methods and apparatus for performing product series operations in multiplier accumulator blocks |
| US10140091B2 (en) * | 2016-09-27 | 2018-11-27 | Altera Corporation | Integrated circuits with specialized processing blocks for performing floating-point fast fourier transforms and complex multiplication |
| US11175892B2 (en) | 2017-11-20 | 2021-11-16 | Intel Corporation | Integrated circuits with machine learning extensions |
| US10970042B2 (en) | 2017-11-20 | 2021-04-06 | Intel Corporation | Integrated circuits with machine learning extensions |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR860001434B1 (ko) * | 1980-11-21 | 1986-09-24 | 후지쑤 가부시끼가이샤 | 데이타 처리시 스템 |
| US4393468A (en) * | 1981-03-26 | 1983-07-12 | Advanced Micro Devices, Inc. | Bit slice microprogrammable processor for signal processing applications |
| JPS6072069A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | ベクトル演算処理装置 |
| US4766564A (en) * | 1984-08-13 | 1988-08-23 | International Business Machines Corporation | Dual putaway/bypass busses for multiple arithmetic units |
| US4683547A (en) * | 1984-10-25 | 1987-07-28 | International Business Machines Corporation | Special accumulate instruction for multiple floating point arithmetic units which use a putaway bus to enhance performance |
| US4682302A (en) * | 1984-12-14 | 1987-07-21 | Motorola, Inc. | Logarithmic arithmetic logic unit |
| JPH0823808B2 (ja) * | 1986-03-24 | 1996-03-06 | 沖電気工業株式会社 | ディジタル信号処理プロセッサ |
-
1988
- 1988-01-29 US US07/149,780 patent/US4916651A/en not_active Expired - Lifetime
-
1989
- 1989-01-27 JP JP1019384A patent/JPH0743703B2/ja not_active Expired - Lifetime
-
1994
- 1994-04-25 JP JP6086249A patent/JP2618604B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4916651A (en) | 1990-04-10 |
| JP2618604B2 (ja) | 1997-06-11 |
| JPH025179A (ja) | 1990-01-10 |
| JPH0713961A (ja) | 1995-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0743703B2 (ja) | データを処理する集積回路 | |
| JP2598507B2 (ja) | 除算または平方根計算装置 | |
| JP3152953B2 (ja) | パイプライン浮動小数点プロセッサ | |
| JP3152954B2 (ja) | 浮動小数点プロセッサ | |
| US5844830A (en) | Executing computer instrucrions by circuits having different latencies | |
| US7080111B2 (en) | Floating point multiply accumulator | |
| EP0699318B1 (en) | Unified floating point and integer datapath for risc processor | |
| US6697832B1 (en) | Floating-point processor with improved intermediate result handling | |
| US6049865A (en) | Method and apparatus for implementing floating point projection instructions | |
| US5272660A (en) | Method and apparatus for performing integer and floating point division using a single SRT divider in a data processor | |
| US6779013B2 (en) | Floating point overflow and sign detection | |
| US5631859A (en) | Floating point arithmetic unit having logic for quad precision arithmetic | |
| US5267186A (en) | Normalizing pipelined floating point processing unit | |
| US5204828A (en) | Bus apparatus having hold registers for parallel processing in a microprocessor | |
| US4972362A (en) | Method and apparatus for implementing binary multiplication using booth type multiplication | |
| Schulte et al. | A family of variable-precision interval arithmetic processors | |
| JPH0727456B2 (ja) | 浮動小数点演算装置 | |
| US5222230A (en) | Circuitry for transferring data from a data bus and temporary register into a plurality of input registers on clock edges | |
| Bohlender et al. | Semantics for exact floating point operations. | |
| JPH02294820A (ja) | 浮動小数点数演算処理装置および演算処理方法 | |
| Hickmann et al. | A parallel IEEE P754 decimal floating-point multiplier | |
| Lichtenau et al. | Quad precision floating point on the IBM z13 | |
| Liddicoat et al. | High-performance floating point divide | |
| Schulte et al. | A software interface and hardware design for variable-precision interval arithmetic | |
| WO1998006029A1 (en) | Apparatus and methods for execution of computer instructions |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090515 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090515 Year of fee payment: 14 |