JPH0744274B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0744274B2 JPH0744274B2 JP61290567A JP29056786A JPH0744274B2 JP H0744274 B2 JPH0744274 B2 JP H0744274B2 JP 61290567 A JP61290567 A JP 61290567A JP 29056786 A JP29056786 A JP 29056786A JP H0744274 B2 JPH0744274 B2 JP H0744274B2
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- JP
- Japan
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- groove
- gate
- insulating film
- diffusion region
- electrode material
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/837—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising vertical IGFETs
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置及びその製造方法に関するもので、
特にMIS（Metal Insulator Semiconductor）型半導体装
置に使用されるものである。
特にMIS（Metal Insulator Semiconductor）型半導体装
置に使用されるものである。
（従来の技術） 半導体基板に設けた溝の側壁に２つのゲート領域を形成
した半導体装置の一例として、Texas Instruments社の
W.F.RichardsonらによるTrench Transistor Cross−Poi
nt DRAM cellを挙げることができる（1985 IEDM Techni
cal Digest,P714）。
した半導体装置の一例として、Texas Instruments社の
W.F.RichardsonらによるTrench Transistor Cross−Poi
nt DRAM cellを挙げることができる（1985 IEDM Techni
cal Digest,P714）。
このセルでは、１つの溝の下側を第１ゲートキャパシタ
に使用し、溝の上部の側面を転送ゲート（第２ゲート）
に使用することにより、セルの微細化を可能にしたもの
である。この装置を得るには、まずP+基板31上にＰ型層
32をエピタキシャル形成し、表面に素子分離33と、ビッ
ト線を兼ねるn+拡散層34を形成し、半導体基板にp+基板
31に達するまで溝35を形成し、表面に第１ゲート酸化膜
36を形成する（第６図（Ａ））。次にn+多結晶シリコン
37を形成して溝35の上部の多結晶シリコンをウェット方
式でエッチングし、下部のみにn+多結晶シリコン37を残
し、ゲート酸化膜36を等方的にエッチングする（第６図
（Ｂ））。次にゲート酸化膜の膜厚の２倍以上のアンド
ープ多結晶シリコンを堆積し、これを等方的にエッチン
グして第６図（Ｂ）のアンダーカット部38のみに多結晶
シリコンを残す（第６図（Ｃ））。次いでスチーム酸化
により、転送ゲート領域となる溝上部の側壁と、多結晶
シリコン上を酸化し、ワード線となるn+多結晶シリコン
層39をデポパターニングする。第６図（Ｃ）のリファイ
ルドコンタクト部40においては、埋め込まれたn+多結晶
シリコンから不純物が基板側に拡散され、ソースあるい
はドレイン領域となるn+拡散層41が形成される（第６図
（Ｄ））。この場合ドレインまたはソースはn+層34で、
42がチャネル領域である。
に使用し、溝の上部の側面を転送ゲート（第２ゲート）
に使用することにより、セルの微細化を可能にしたもの
である。この装置を得るには、まずP+基板31上にＰ型層
32をエピタキシャル形成し、表面に素子分離33と、ビッ
ト線を兼ねるn+拡散層34を形成し、半導体基板にp+基板
31に達するまで溝35を形成し、表面に第１ゲート酸化膜
36を形成する（第６図（Ａ））。次にn+多結晶シリコン
37を形成して溝35の上部の多結晶シリコンをウェット方
式でエッチングし、下部のみにn+多結晶シリコン37を残
し、ゲート酸化膜36を等方的にエッチングする（第６図
（Ｂ））。次にゲート酸化膜の膜厚の２倍以上のアンド
ープ多結晶シリコンを堆積し、これを等方的にエッチン
グして第６図（Ｂ）のアンダーカット部38のみに多結晶
シリコンを残す（第６図（Ｃ））。次いでスチーム酸化
により、転送ゲート領域となる溝上部の側壁と、多結晶
シリコン上を酸化し、ワード線となるn+多結晶シリコン
層39をデポパターニングする。第６図（Ｃ）のリファイ
ルドコンタクト部40においては、埋め込まれたn+多結晶
シリコンから不純物が基板側に拡散され、ソースあるい
はドレイン領域となるn+拡散層41が形成される（第６図
（Ｄ））。この場合ドレインまたはソースはn+層34で、
42がチャネル領域である。
第７図は第６図の等価回路で、第１ゲートのキャパシタ
43はポリシリコン層37とp+基板31で形成され、第２ゲー
ト（転送ゲート）44はn+層34,41で形成される。
43はポリシリコン層37とp+基板31で形成され、第２ゲー
ト（転送ゲート）44はn+層34,41で形成される。
（発明が解決しようとする問題点） 従来技術の半導体装置においては、半導体基板に設けら
れた側面に段差のない溝35の側面に第１ゲート43、第２
ゲート44の２つのMISゲート領域をもつ構造になってい
る。このような場合、第２ゲート（転送ゲート）領域は
第６図（Ｂ）に見るように、埋め込んだポリシリコンの
エッチバックや第６図（Ｃ）のように半導体基板に直に
接触したポリシリコンのエッチングなどで、トランジス
タ形成予定部（特にその溝の側壁）はダメージを受けや
すい。そのため従来においてはダメージの入りにくいウ
ェットエッチングを行なっているが、ウェットエッチン
グは気泡の付着などによりエッチングが阻害されやす
く、微細化に向かない欠点がある。従って第２ゲート領
域を、第１ゲート形成に必要なプロセスから保護しにく
いのが、従来の溝構成の半導体装置の最大の欠点であ
る。
れた側面に段差のない溝35の側面に第１ゲート43、第２
ゲート44の２つのMISゲート領域をもつ構造になってい
る。このような場合、第２ゲート（転送ゲート）領域は
第６図（Ｂ）に見るように、埋め込んだポリシリコンの
エッチバックや第６図（Ｃ）のように半導体基板に直に
接触したポリシリコンのエッチングなどで、トランジス
タ形成予定部（特にその溝の側壁）はダメージを受けや
すい。そのため従来においてはダメージの入りにくいウ
ェットエッチングを行なっているが、ウェットエッチン
グは気泡の付着などによりエッチングが阻害されやす
く、微細化に向かない欠点がある。従って第２ゲート領
域を、第１ゲート形成に必要なプロセスから保護しにく
いのが、従来の溝構成の半導体装置の最大の欠点であ
る。
本発明は上記実情に鑑みてなされたもので、半導体基板
に設けられた溝の側部に２つ以上のゲート領域を設ける
半導体装置において、各ゲートプロセスを独立に行ない
やすい半導体装置及びその製造方法を提供しようとする
ものである。
に設けられた溝の側部に２つ以上のゲート領域を設ける
半導体装置において、各ゲートプロセスを独立に行ない
やすい半導体装置及びその製造方法を提供しようとする
ものである。
（問題点を解決するための手段と作用） 本発明は、半導体基板に設けられた溝の側面に少くとも
１段以上の段差を設け、この段差の上と下にそれぞれ別
のゲート領域を設けるが、下のゲート領域を設けるとき
には、段差を利用しかつ該段差の上の溝の側面を保護し
た状態で行なうことにより、該側面にダメージを受けな
いようにしたものである。
１段以上の段差を設け、この段差の上と下にそれぞれ別
のゲート領域を設けるが、下のゲート領域を設けるとき
には、段差を利用しかつ該段差の上の溝の側面を保護し
た状態で行なうことにより、該側面にダメージを受けな
いようにしたものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の断面図で、51はｐ型基板、52は第１のゲ
ート電極、53は第２のゲート電極、54〜56はソースまた
はドレインとなるn+領域である。この第１図は、ｐ基板
51の溝57に設けられた１段の段差の上側と下側にそれぞ
れ第１ゲート領域（MIS領域）と第２ゲート領域（MIS領
域）を形成したものである。この図では溝の両側を並列
に使用しているが、独立した回路として使用してもよ
い。第２図は第１図の等価回路であり、このような直列
トランジスタはNANDゲートなどに応用が可能である。こ
のような回路を平面上に構成しようとすれば、かなりの
面積が必要となる。
図は同実施例の断面図で、51はｐ型基板、52は第１のゲ
ート電極、53は第２のゲート電極、54〜56はソースまた
はドレインとなるn+領域である。この第１図は、ｐ基板
51の溝57に設けられた１段の段差の上側と下側にそれぞ
れ第１ゲート領域（MIS領域）と第２ゲート領域（MIS領
域）を形成したものである。この図では溝の両側を並列
に使用しているが、独立した回路として使用してもよ
い。第２図は第１図の等価回路であり、このような直列
トランジスタはNANDゲートなどに応用が可能である。こ
のような回路を平面上に構成しようとすれば、かなりの
面積が必要となる。
第３図は第１図，第２図の構成の具体的な製造方法の一
例である。まず第３図（ａ）のように第１のマスク材１
をパターニングした後、ｐ型半導体基板３をエッチング
して溝をつくり、第２のマスク材２を堆積する。Ｏは予
め基板３につくられたn+層で、上記溝はこのn+層Ｏを貫
くように形成される。次に第３図（ｂ）に示すように第
２のマスク材２を異方性エッチングして溝の側壁のみに
残した後、これをマスクとして基板３を異方性エッチン
グすると、基板３の溝に１段の段差ができ、この段差の
下側の内面にゲート絶縁膜４を形成した後、第１のゲー
ト電極材料５を堆積する。次に第３図（Ｃ）に示すよう
に第１のゲート電極材料５を異方性エッチングし、主に
段差の底部にのみ第１のゲート電極材料５を残す。その
際第１のゲート電極材料で外部に配線するために、配線
部のみレジストでカバーしてもよい。次に溝の底部及び
段差の角部に、例えばイオン注入やリン拡散によりソー
スまたはドレインとなるn+拡散層21,22を形成する。次
にゲートエッジを後酸化した後、層間絶縁膜６を形成す
る。次いで第３図（ｄ）に示すように第１のマスク材
１、第２のマスク材２を除去した後、第２ゲート絶縁膜
７を形成し、第２ゲート電極材料８を堆積し、異方性エ
ッチバックにより主に段差の上にのみ第２ゲート電極材
料８を残す。これもレジストにより配線部は残すことが
できる。溝の底部のn+層11へのコンタクトは層間絶縁膜
６の形成後、通常の写真蝕刻工程を用いて形成すればよ
い。
例である。まず第３図（ａ）のように第１のマスク材１
をパターニングした後、ｐ型半導体基板３をエッチング
して溝をつくり、第２のマスク材２を堆積する。Ｏは予
め基板３につくられたn+層で、上記溝はこのn+層Ｏを貫
くように形成される。次に第３図（ｂ）に示すように第
２のマスク材２を異方性エッチングして溝の側壁のみに
残した後、これをマスクとして基板３を異方性エッチン
グすると、基板３の溝に１段の段差ができ、この段差の
下側の内面にゲート絶縁膜４を形成した後、第１のゲー
ト電極材料５を堆積する。次に第３図（Ｃ）に示すよう
に第１のゲート電極材料５を異方性エッチングし、主に
段差の底部にのみ第１のゲート電極材料５を残す。その
際第１のゲート電極材料で外部に配線するために、配線
部のみレジストでカバーしてもよい。次に溝の底部及び
段差の角部に、例えばイオン注入やリン拡散によりソー
スまたはドレインとなるn+拡散層21,22を形成する。次
にゲートエッジを後酸化した後、層間絶縁膜６を形成す
る。次いで第３図（ｄ）に示すように第１のマスク材
１、第２のマスク材２を除去した後、第２ゲート絶縁膜
７を形成し、第２ゲート電極材料８を堆積し、異方性エ
ッチバックにより主に段差の上にのみ第２ゲート電極材
料８を残す。これもレジストにより配線部は残すことが
できる。溝の底部のn+層11へのコンタクトは層間絶縁膜
６の形成後、通常の写真蝕刻工程を用いて形成すればよ
い。
第３図のものにあっては、段差上の第２のマスク材２を
マスクとして段差下の第１ゲートプロセスを行なうか
ら、特に段差下に溝を設けるときマスク合わせ余裕が不
要であり、また段差の上側の溝の壁面はマスク材２で覆
われたまゝ第１ゲートプロセスが行なわれるので、段差
の上側の溝の壁面にダメージを受けないものである。
マスクとして段差下の第１ゲートプロセスを行なうか
ら、特に段差下に溝を設けるときマスク合わせ余裕が不
要であり、また段差の上側の溝の壁面はマスク材２で覆
われたまゝ第１ゲートプロセスが行なわれるので、段差
の上側の溝の壁面にダメージを受けないものである。
第４図は本発明の他の実施例で、従来例で用いたものと
同様のDRAMセルに応用したものである。図中４′は第１
ゲート絶縁膜、５′は第１ゲート電極材料、７′は第２
ゲート絶縁膜、８′は第２ゲート電極材料で、この第４
図の等価回路は第７図の場合と同じである。またこの第
４図の利点も第３図の場合と同じで、段差の上側の溝の
壁面に設けられた保護材をマスクとして段差の下側の第
１ゲートプロセスを行なうから、特に段差下に溝を設け
るときマスク合わせ余裕が不要であり、また段差の上側
の溝の壁面は上記保護材で覆われたまゝ第１ゲートプロ
セスが行なわれるから、段差の上側の溝の壁面にダメー
ジを受けないものである。
同様のDRAMセルに応用したものである。図中４′は第１
ゲート絶縁膜、５′は第１ゲート電極材料、７′は第２
ゲート絶縁膜、８′は第２ゲート電極材料で、この第４
図の等価回路は第７図の場合と同じである。またこの第
４図の利点も第３図の場合と同じで、段差の上側の溝の
壁面に設けられた保護材をマスクとして段差の下側の第
１ゲートプロセスを行なうから、特に段差下に溝を設け
るときマスク合わせ余裕が不要であり、また段差の上側
の溝の壁面は上記保護材で覆われたまゝ第１ゲートプロ
セスが行なわれるから、段差の上側の溝の壁面にダメー
ジを受けないものである。
第５図は本発明の更に他の実施例で、第５図（ａ）
（ｂ）はそれぞれ第５図（ｃ）のパターン平面図のＡ−
Ａ′及びＢ−Ｂ′線に沿う断面図である。本構造はDRAM
セルである。第５図（ｃ）の２点鎖線で示した領域が１
セル分である。動作について説明すると、書き込みはビ
ット線10に与えられた電位が基板と逆導電型の不純物領
域16に与えられる。11がワード線になっている。第５図
（ｃ）では、２点鎖線で囲まれた１セル分の領域がＢ−
Ｂ′方向では接近して配置され、Ａ−Ａ′方向では離れ
て配置されているので、Ｂ−Ｂ′方向にワード線11がつ
ながり（第５図（ｂ）参照）、Ａ−Ａ′方向にはワード
線11の厚みの２倍以上分離された構造となる（第５図
（ａ）参照）。転送ゲート酸化膜15の接している半導体
基板側がチャネル領域となって電荷を基板と逆導電型の
不純物領域17に伝える。キャパシタ電極12を一方の電
極、不純物領域17を他方の電極、第１ゲート酸化膜14を
誘導体とするMISキャパシタに電荷は蓄積される。13は
隣接するセル間を分離するために埋め込まれた素子分離
絶縁膜である。このようなセル構造では、隣接するキャ
パシタの電極17どうしの間に積極的に素子分離領域を設
けないと、キャパシタ電極17の下が反転して電荷がリー
クする可能性が高い。そのため溝の一番底部に素子分離
用の絶縁膜をもつようにしている。即ち溝底部にもう１
段段差を設け、絶縁膜13を埋め込んだものである。この
第５図の等価回路も第７図と同じであり、利点も前記各
実施例の場合と同じである。
（ｂ）はそれぞれ第５図（ｃ）のパターン平面図のＡ−
Ａ′及びＢ−Ｂ′線に沿う断面図である。本構造はDRAM
セルである。第５図（ｃ）の２点鎖線で示した領域が１
セル分である。動作について説明すると、書き込みはビ
ット線10に与えられた電位が基板と逆導電型の不純物領
域16に与えられる。11がワード線になっている。第５図
（ｃ）では、２点鎖線で囲まれた１セル分の領域がＢ−
Ｂ′方向では接近して配置され、Ａ−Ａ′方向では離れ
て配置されているので、Ｂ−Ｂ′方向にワード線11がつ
ながり（第５図（ｂ）参照）、Ａ−Ａ′方向にはワード
線11の厚みの２倍以上分離された構造となる（第５図
（ａ）参照）。転送ゲート酸化膜15の接している半導体
基板側がチャネル領域となって電荷を基板と逆導電型の
不純物領域17に伝える。キャパシタ電極12を一方の電
極、不純物領域17を他方の電極、第１ゲート酸化膜14を
誘導体とするMISキャパシタに電荷は蓄積される。13は
隣接するセル間を分離するために埋め込まれた素子分離
絶縁膜である。このようなセル構造では、隣接するキャ
パシタの電極17どうしの間に積極的に素子分離領域を設
けないと、キャパシタ電極17の下が反転して電荷がリー
クする可能性が高い。そのため溝の一番底部に素子分離
用の絶縁膜をもつようにしている。即ち溝底部にもう１
段段差を設け、絶縁膜13を埋め込んだものである。この
第５図の等価回路も第７図と同じであり、利点も前記各
実施例の場合と同じである。
本発明の半導体装置においては、各ゲート領域の平面上
の幅はたかだかゲート電極材料の膜厚にすぎない。また
各ゲートは、最初につくった溝の段差から自己整合的に
次々につくることができるので、マスク合わせ余裕がい
らない。一方、デバイスの信頼性に大きな影響を与える
ゲート長は、見かけ上（平面上）のデバイスの大きさを
大きくしなくても長くすることができる。また本発明に
おいては、段差の上側の側面を保護材でカバーした状態
で段差の下側のプロセスが行なえるので、段差の上側の
素子形成予定部はダメージを受けず、プロセスを容易化
できると共に、高歩留、高信頼性が容易に達成できるも
のである。
の幅はたかだかゲート電極材料の膜厚にすぎない。また
各ゲートは、最初につくった溝の段差から自己整合的に
次々につくることができるので、マスク合わせ余裕がい
らない。一方、デバイスの信頼性に大きな影響を与える
ゲート長は、見かけ上（平面上）のデバイスの大きさを
大きくしなくても長くすることができる。また本発明に
おいては、段差の上側の側面を保護材でカバーした状態
で段差の下側のプロセスが行なえるので、段差の上側の
素子形成予定部はダメージを受けず、プロセスを容易化
できると共に、高歩留、高信頼性が容易に達成できるも
のである。
第１図は本発明の一実施例の断面図、第２図はその等価
回路図、第３図は本発明の実施例の工程図、第４図，第
５図（ａ）（ｂ）は本発明の異なる実施例の断面図、第
５図（ｃ）は第５図（ａ）（ｂ）のパターン平面図、第
６図、第７図は従来装置の説明図である。 1,2……マスク材、３……半導体基板、4,4′……第１ゲ
ート絶縁膜、5,5′……第１ゲート電極、６……絶縁
膜、7,7′……第２ゲート絶縁膜、8,8′……第２ゲート
電極、10……ビット線、11……ワード線、12……キャパ
シタ電極、13……素子分離絶縁膜、14……キャパシタ絶
縁膜、15……転送ゲート絶縁膜、16,17……基板と逆導
電型の不純物領域。
回路図、第３図は本発明の実施例の工程図、第４図，第
５図（ａ）（ｂ）は本発明の異なる実施例の断面図、第
５図（ｃ）は第５図（ａ）（ｂ）のパターン平面図、第
６図、第７図は従来装置の説明図である。 1,2……マスク材、３……半導体基板、4,4′……第１ゲ
ート絶縁膜、5,5′……第１ゲート電極、６……絶縁
膜、7,7′……第２ゲート絶縁膜、8,8′……第２ゲート
電極、10……ビット線、11……ワード線、12……キャパ
シタ電極、13……素子分離絶縁膜、14……キャパシタ絶
縁膜、15……転送ゲート絶縁膜、16,17……基板と逆導
電型の不純物領域。
Claims (2)
- 【請求項１】半導体基板に設けられた第１の溝と、 この第１の溝の底部に段差をもって設けられた第２の溝
と、 前記第１の溝の側壁に沿う前記半導体基板の表面領域に
設けられた第１の拡散領域と、 前記第１の溝および前記第２の溝の段差部分に設けられ
た第２の拡散領域と、 前記第２の溝の底部に設けられた第３の拡散領域と、 前記第２の溝の内側面に絶縁膜を介して設けられた第１
の電極材料と、 前記第１の溝の内側面に絶縁膜を介して設けられた第２
の電極材料とを具備し、 前記第１の拡散領域、第２の拡散領域および第２の電極
材料により上側のトランジスタが形成され、前記第2,第
３の拡散領域および前記第１の電極材料により下側のト
ランジスタが形成されていることを特徴とする半導体装
置。 - 【請求項２】半導体基板の表面領域に第１の拡散領域を
設け、 この第１の拡散領域を貫いて第１の溝を形成し、 この第１の溝の側面に設けられた保護膜をマスクとして
前記第１の溝の底部に段差をもって第２の溝を形成し、 この第２の溝の内側面に絶縁膜を介して第１の電極材料
を形成し、 前記第２の溝の底部および段差部分にそれぞれ第2,第３
の拡散領域を形成し、 第１の溝の内側面に絶縁膜を介して第２の電極材料を形
成することにより、 前記第１の拡散領域、前記第２の拡散領域および前記第
２の電極材料からなる上側のトランジスタと、前記第2,
第３の拡散領域および前記第１の電極材料からなる下側
のトランジスタとを設けることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290567A JPH0744274B2 (ja) | 1986-12-08 | 1986-12-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290567A JPH0744274B2 (ja) | 1986-12-08 | 1986-12-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63143860A JPS63143860A (ja) | 1988-06-16 |
| JPH0744274B2 true JPH0744274B2 (ja) | 1995-05-15 |
Family
ID=17757693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290567A Expired - Lifetime JPH0744274B2 (ja) | 1986-12-08 | 1986-12-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744274B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04162566A (ja) * | 1990-10-25 | 1992-06-08 | Nec Corp | 半導体記憶装置 |
| JPH04354159A (ja) * | 1991-05-31 | 1992-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| CN114220846A (zh) * | 2022-02-22 | 2022-03-22 | 北京芯可鉴科技有限公司 | 一种ldmosfet、制备方法及芯片和电路 |
| CN114242777A (zh) * | 2022-02-22 | 2022-03-25 | 北京芯可鉴科技有限公司 | 一种ldmosfet、制备方法及芯片和电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6122665A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6123360A (ja) * | 1984-07-12 | 1986-01-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
-
1986
- 1986-12-08 JP JP61290567A patent/JPH0744274B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63143860A (ja) | 1988-06-16 |
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