JPH0744570B2 - ディジタルデータの伝送方法およびそのための装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタルデータの伝送方法に関するもの
で、さらに詳細には、１本の伝送線から直列に伝送され
る自己クロック式の送信前の信号のコード化法およびこ
の伝送信号の受信後のデコード法に関する。

本発明は、データ記録の分野にも応用可能である。

特に、本発明は、遠距離に高速度でデータを伝送できる
だけでなく、データ交換の際の安全性が極めて大きい上
記のタイプの伝送方法ならびにそのための装置に関す
る。

本発明は、例えば、データ処理分散システム、ローカル
エリアネットワーク（LAN）、または、CAD（Computer A
ided Design）ネットワークにおいて利用される。

従来の技術 よく知られていることであるが、本発明が関係するタイ
プの伝送システムは、互いの間が物理的チャネルで接続
された複数のトランスミッタと複数のレシーバで構成さ
れている。このため、交換するデータの伝送速度を大き
くしようとする場合には主として次の２つの制約に突き
当たることになる。すなわち、１つは物理的チャネルの
データ伝送容量であり、もう１つはトランスミッタとレ
シーバの間のインターフェイス回路のデータ処理速度で
ある。

伝送チャネルとしては、ペア（平衡対）ケーブル、同軸
ケーブル、光ファイバが最もよく使用される。現在、最
大のデータ伝送容量が得られるのは光ファイバを用いた
場合で、そのデータ伝送速度は約１ギガビット／秒にな
る。この性能は現在使用されているインターフェイス回
路の性能を大きく上回る。従って、特にインターフェイ
ス回路の性能を向上させる必要がある。

インターフェイス回路のデータ処理速度は、まず第１に
このインタフェイス回路の最大動作周波数に依存する。
従ってどのような技術を用いるかが問題となる。例え
ば、CMOS技術を応用した回路は約20MH_Zの周波数で動作
する。また、ECL技術を応用した回路は約200MH_Zの周波
数で動作し、ガリウム・ヒ素技術を応用した回路は約70
0MH_Zの周波数で動作する。このように、動作周波数によ
って、可能なデータ伝送速度の限界がまず第１に規定さ
れてしまう。

伝送システムのデータ伝送速度に関する性能はインター
フェイス回路の動作周波数にのみ依存するわけではな
い。つまり、有効データ伝送速度とデータの最大伝送距
離は、伝送する信号が「自己クロック」式の場合（すな
わち、受信信号と所定の位相関係にあるクロック信号を
伝送信号から再生することができる場合）に大きくな
る。２つの分離したチャネルを用いる場合には両チャネ
ル間の位相差の制御が難しいことに関係する制約がある
が、この性質があるとデータとクロック信号をこのよう
な２つの別々のチャネルを用いて伝送させる必要はな
い。クロック信号の再生が可能となるようにするため、
有効データは送信の前にコード化して、このコード化信
号中の遷移周波数がクロック再生回路（フィルタまたは
位相同期ループ）の動作限界周波数よりも大きい状態が
保たれるようにする。使用するコードは変調コードと呼
ばれるもので、このコードにより冗長性が導入される。
この結果、コード化されたデータの伝送速度は有効デー
タ伝送速度よりも大きくなる。なお、両者の伝送速度の
差はコード化率に依存する。従って、使用する技術が１
つ決まると、どのような変調コードを使用するかに応じ
て最大有効データ伝送速度が決まることになる。ここで
冗長性を導入する必要性があることは明らかであるが、
冗長性があると変調コードに対して他の条件も課するこ
とができるようになるため、変調コードが使用しやすく
なるという利点もある。このことについては後に説明す
る。

最後に、相互コード化回路がＭビットの複数のワードに
対して直列にではなく並列に動作する場合には、この動
作を行うのに同一の技術を用いて直列の場合のＭ倍の伝
送速度を実現することができる。この場合の変調コード
はグループコードと呼ばれている。通常は情報システム
は２の冪である多数のビットからなるデータを扱うの
で、グループコードは２に対する冪の値Ｍをもとにして
構成されている。マンチェスターコードとミラーコード
は従来からある直列コードの例であり、コード化率は0.
5である（データ１ビットに対してコード２ビット）。
互いに関連する相互コード化回路は有効２進データの伝
送速度の２倍のクロック周波数で動作する。これに対し
て、8B/10Bと呼ばれるコード化法、すなわち、８ビット
の互いに並列な複数の有効データから複数の10ビットの
コード化ワードを並列に発生させた後、これらコード化
ワードを直列に伝送する方法だと、互いに並列な相互コ
ード化回路は有効データ伝送速度の1/8のクロック周波
数で動作する。このときコード化率は0.8であるため、
並−直列変換回路および直−並列変換回路のみが有効デ
ータ伝送速度の1.25倍のクロック周波数を用いる。

直列伝送の性能に影響を与えるもう１つの重要なパラメ
ータは、伝送される信号内の２つの連続したブロック間
の時間間隔の変化幅である。実際、この時間間隔には最
大値を設けて、受信信号のブロックからのみクロック信
号を再生できるようにする必要がある。さらに、トラン
スミッタ回路の末端回路のクロックの周期Ｔに関連して
決まる変化幅により、伝送される信号の周波数スペクト
ルが決定される。従って、このパラメータによって、光
電子トランスデューサ、増幅器、クロック信号再生回路
等のレシーバの端末回路の性能が規定される。例えば、
並列型コード化を行う場合には、コード化ワードのビッ
トは一般にNRZ（non-re-turn-to-zero）型変調により直
列に伝達される。従って、２つのブロック間の時間間隔
変化は、使用するコード化ワード、すなわち１つのコー
ド化ワード内に連続して現れる論理値「０」と論理値
「１」の数に直接影響される。このため、２つのブロッ
クの間の時間間隔はコード化ワードによって決まるの
で、そのことを考慮してコード化ワードを選択する必要
がある。

上記の周波数帯域幅に関する条件は以下のことを考慮し
て補足する必要がある。すなわち、ベースバンド伝送チ
ャネル内で、一般に行われているように信号処理を闘値
の検出により行う場合には、伝送されるデータは、コー
ド化信号のブロック数と、対応するクロック信号に対す
るブロックの相対位置とで構成されることを考慮しなけ
ればならない。クロック信号に対するブロックの相対位
置に影響を与える位相のずれは従ってエラーの源とな
る。

伝送される信号は、ノイズに起因するランダムな変形
と、伝送チャネルのバンド幅に関係する系統的な変形と
を被る。本発明で問題にしているデータ伝送速度の大き
い場合には、伝送チャネルのバンド幅は高周波数側に大
きく延びていなくてはならない。これに対して伝送チャ
ネルのバンド幅の低周波数側は制限してノイズを減ら
し、トランスデューサを実現しやすくする。従って、コ
ード化信号がこの制約を受けないようにすることが重要
である。すなわち、周波数スペクトル中に極めて低周波
数の成分がなく、特に、コード化信号の平均値が一定に
なるようにする必要がある。レーザー発光ダイオードお
よび／またはゲイン自動制御装置を備えるレシーバ装置
を利用した光学的チャネルの場合には、コード化信号の
平均値を測定してその値を一定に維持する自動制御装置
を用いて、放射された光のパワーならびに受信された信
号のレベルを制御することがしばしば行われている。こ
のような装置は、コード化するデータに依存しない平均
値をもつコード化信号が出力される変調方法を利用する
ときにのみ正確に動作する。なお、このような性質を有
するコードはDCバランスコードと呼ばれている。

さらに詳しく説明すると、変調コードがDCバランスコー
ドであるためには、伝送されるメッセージのタイプや継
続時間に関係なく、伝送信号の時間に関する積分値が有
限の値になっていなくてはならない。変調コードのこの
性質を測定するには、ワードまたはメッセージの「価数
（charge）」を定義するのがよい。NRZ変調の場合に
は、価数は以下のように定義する。すなわち、まず、２
進数である「１」と「０」に係数＋１と−１をそれぞれ
対応させる。すると価数は、ワードまたはメッセージの
全ビットに対する上記の２つの係数の代数和として、す
なわち、このワードまたはメッセージを構成する「１」
と「０」の数の差として定義することができる。価数の
値は、有限な最大値と最小値の間にとどまっていなくて
はならない。

発明が解決しようとする問題点 有効データは、複数のコード化ワードを連結してフレー
ムの形態にしてから伝送する。ネットワークプロトコル
により、一般にフレームの最後に「キー」を構成する補
助コード化ワードが付加される。このキーがあるため
に、フレームが所定の長さを越えていない場合には最も
頻繁に発生する伝送エラーを検出することができる。デ
コード、エラー検出、フレームの使用のためには、レシ
ーバ装置がワードの境界ならびにフレームの境界を正確
に決定できなければならない。このためには、トランス
ミッタ装置が、レシーバ装置の同期に必要とされるフラ
グを利用して有効データの流れを区切ることが必要であ
る。フラグとしては例えば、トークンとフレームのデリ
ミッタを挙げることができる。あるステーションにトー
クンが受信されるとこのステーションには伝送チャネル
にアクセスする権利が与えられる。なお、フレームの開
始フラグにより、レシーバ装置のワードクロックが同期
する。レシーバ装置は、受信した信号に対して自身のワ
ードクロックの位相がどのような状態にあっても、フラ
グからのデータを識別し、かつ、フラグ同士を識別でき
なくてはならない。エラーの検出はフラグに対してでは
なく伝送されたデータに対して行われるのが最も一般的
である。というのは、フラグは伝送チャネルによって局
所的に制御されているので、ネットワークモニタ装置
は、フラグに影響を与える異常を、遅延時間の最後（ト
ークンの消失）または複雑な論理処理の最後（フレーム
の喪失、トークンのコピー）に間接的に発見することし
かできないからである。このように検出の遅れがある
と、特に、ネットワークをリアルタイムで使用するとき
にサービスの品質が低下する。ステーション間を連続的
に接続した接続線上をデータが伝わるリング式ネットワ
ークにおいては、各ステーションは受信した信号を再生
してこの再生信号を次のステーションに送らなければな
らない。各フレームはループ全体を通過した後に元の位
置に戻って確認される。ところで、フレーム１つ当たり
のエラーの確率はリングの数が増加するにつれ大きくな
る。従って、このような装置においては、最も頻繁に発
生するエラー（単純なエラー、ビットの反転）は、フラ
グに影響を与える場合でもレシーバ装置により直ちに検
出されてそのことが通知されるようになっていることが
望ましい。

ここに記述した問題点のうちのいくつかについては、ピ
ーター エイ．フラナスゼック（peter A.FRANASZEK）
とアルバート イクス．ウィドマー（Albert X.WIDME
R）による、1984年12月４日に付与されたアメリカ合衆
国特許第4,486,739号ならびに「アイビーエム研究開発
報告（IBM Journal of Research and Development）」
第27巻、第５号、1983年９月発行、440〜451ページに掲
載された「DCバランス分割ブロック8B/10B伝送コード
（A DC balanced,partitioned-block,8B/10B transmiss
ion code）」という題名の論文に記載されている。しか
しながら、この論文に記載されているコードを用いたの
では、フラグが完全に検出されるとは限らない。特に、
レシーバ装置のワードクロックがもはや受信された信号
と同期していない場合、または、いまだに受信された信
号と同期していない場合にフラグ検出が完全には行われ
ないことがある。つまり、フラグ１つのみが、全コード
化ワードに対してハミング距離２以上のフラグとして定
義されていて、このフラグは、連結したワード群を結合
させたコード化シーケンスとのハミング距離が２未満で
ある。このフラグはレシーバ装置のワードクロックを同
期させるのに使用するのであるかり、上記の性質では不
十分であることがわかる。すなわち、単純エラーが発生
するだけでデータがフラグに変換したりフラグがデータ
に変換したりするが、デコード装置はこのエラーを検出
することができない。

本発明は、上記の問題点を解決して、先に述べた複数の
条件をできるだけ多く満たすとともに、従来よりもデー
タ交換の安全性を大きくすることのできるコード化方法
を提供することを目的とする。本発明の方法はまた、実
施が簡単であるように構成されている。さらに、本発明
は、この方法を実施するのに適したトランスミッタ装置
とレシーバ装置にも関する。

問題点を解決するための手段 さらに詳細に説明すると、本発明よれば、Ｍビットを含
む各データワードを該データワードよりもビット数の大
きなＮビットを含む対応するコード化ワードによりコー
ド化して、各コード化ワードは直列に伝送し、該コード
化ワードの列がメッセージを構成し、このメッセージの
後には少なくとも１つのフラグを直列に伝送するディジ
タルデータの伝送方法であって、上記各コード化ワード
が以下の性質を有する、すなわち ―論理値「１」または論理値「０」を連続して４個を越
えて含むことがなく（RLL（run length limitation）条
件、すなわちランレングス制限条件）、 ―２個を越えて連続する論理値「１」または論理値
「０」で始まることがなく、かつ、終わることもなく、 ―「価数」すなわち上記各コード化ワードを構成する論
理値「１」と論理値「０」の数の差が、Ｎが奇数の場合
は絶対値で１以下であり、Ｎが偶数のときは２以下であ
る ことを特徴とする伝送方法が提供される。

本発明のこの伝送方法はさらに、ＮビットまたはＮの倍
数に等しいビット数を有するあらゆるフラグが以下の性
質を有する、すなわち、 ―論理値「１」または論理「０」を連続して４個を越え
て含むことがなく（RLL条件）、 ―２個を越えて連続する論理値「１」または論理値
「０」で始まることがなく、かつ、終わることもなく、 ―１個のフラグと、任意のメッセージから取り出した、
このフラグと同じ長さの任意のコード化シーケンスとの
間のハミング距離が少なくとも２に等しい ことを特徴とする。

本発明によればさらに、Ｍビットを含むデータワードを
並列に受信して、該データワードよりもビット数の大き
なＮビットを含むコード化ワードを並−直列変換器に向
けて並列に送信するコード化装置と、制御信号および同
期信号を上記コード化装置と上記並−直列変換器に向け
て出力する制御装置に接続されたローカルクロック発生
装置とを備えており、メッセージを構成する連続したコ
ード化ワードとフラグとを直列に出力するディジタルデ
ータの伝送システム用トランスミッタ装置であって、 上記コード化装置が、各データワードと命令信号との関
数として以下の性質を有するコード化ワードまたはフラ
グ、すなわち ―論理値「１」または論理値「０」を連続して４個を越
えて含むことがなく（RLL条件）、 ―２個を越えて連続する論理値「１」または論理値
「０」で始まることがなく、かつ、終わることもない コード化ワードまたはフラグを発生させる手段を備え、 各コードワードは、Ｎが奇数のときは絶対値が１以下の
価数であり、Ｎが偶数のときは絶対値が２以下の価数で
あり、フラグと、このフラグと同数の連続ビットからな
り、任意のメッセージから取り出された任意のシーケン
スとの間のハミング距離が２以上であり、上記フラグが
Ｎビットを含むか、あるいは、Ｎビットの倍数を含むか
に応じて、上記コード化装置がフラグまたはフラグの一
部分を出力可能であることを特徴とするトランスミッタ
装置が提供される。

また、本発明によれば、伝送線からの入力信号をもとに
してクロック信号Ｆを発生させるクロック再生回路と、
上記クロック信号Ｆを用いて同期させる、入力線には上
記入力信号が入力される直−並列変換器と、この直−並
列変換器から出力されるＮビットのワードが入力される
デコード装置と、受信信号中にフラグがあるかないかを
検出してフラグを同定し、同定されたフラグが何である
かに応じてサービス信号SD、ED、Ｔを出力する検出装置
と、上記クロック信号Ｆを受信して、上記サービス信号
に応じて制御信号およびシーケンス信号を上記デコード
装置に向けて出力する制御兼シーケンス装置とを備える
ディジタルデータ伝送システム用のレシーバ装置であっ
て、 上記デコード装置の入力に入力されているＮビットの各
ワードの性質に応じて、該デコード装置は、Ｎビットが
コード化ワードを構成する場合には、このＮビットより
もビット数の小さなＭビットのデータワードを出力し、
Ｎビットがコード化ワードをまったく構成しない場合に
はエラー信号Ｅ出力することを特徴とするレシーバ装置
が提供される。

本発明のその他の特徴および実施例についての詳細な説
明に関しては、添付図面に図示した好ましい実施例につ
いて行う以下の説明によって明らかになろう。

実施例 従来と同様、データ伝送方法は、データ送信方法と、こ
のデータ送信方法により規定されるデータ受信方法とで
構成されている。

データの送信方法において第１に重要なことは、伝送す
るデータワードを、受信されたときにデコードが容易で
あるようにコード化する方法である。もう１つの重要な
点は、伝送プロトコルに対応するフラグを、受信の際に
フラグの受信が容易になるように発生させる方法であ
る。以下に説明するように、本発明の伝送方法は、特
に、このような性質をもつコード化方法およびフラグ発
生方法に関するものであり、さらに詳細には、データ伝
送性能ならびにデータ伝送の信頼性の条件と密接に結び
ついた性質を有するコード化ワードの使用法に関するも
のである。

本発明の伝送方法により得られる利点をよりはっきりさ
せるためには、どのようにしてこの伝送方法を実施する
かについていくらか説明しておくのがよかろう。このこ
とを念頭において、まず第１図を参照する。この図に
は、ネットワークの端末において用いられるコード化装
置とデコード装置を含む主要要素の概略が示されてい
る。コード化するデータは、コード化装置１に接続され
たバスB1に現れる。このバスB1はＭ本の接続線を有して
いる。このコード化装置１は出力線からＮビットのデー
タを並列に出力する。この出力データはバスB2を介して
並−直列変換器２に伝送される。この並−直列変換器２
の出力線12はトランスデューサ14を介して伝送チャネル
５に接続されている。図示の回路はさらに、クロック発
生装置13と制御兼シーケンス装置３を備えている。後者
の制御兼シーケンス装置３には、並−直列変換器２とコ
ード化装置１の同期を制御する機能がある。伝送チャネ
ル５にコード化データを直列に伝送するためのクロック
周波数をｆとすると並−直列変換器２はこの周波数ｆで
動作しなければならないが、コード化装置１は周波数f/
Nで動作する必要がある。

レシーバ装置には、コード化データを伝送チャネル５か
ら直列に受信するトランスデューサ−クロック再生装置
16が含まれている。このトランスデューサ−クロック再
生装置16は、直−並列変換器４に２種類の信号を出力す
る。すなわち、１つはＦビットのクロック信号である。
もう１つはクロックＦの同期コード化データであり、直
列出力線６に出力される。直−並列変換器４は並列出力
線がフラグ検出装置７とバッファ装置９の２つの装置に
接続されている。バッファ装置９には直−並列変換器４
からＮビットのワードが入力される。制御兼シーケンス
装置８には、トランスデューサ−クロック再生装置16か
らＦビットのクロック信号が入力され、フラグ検出装置
７からはワード同期フラグの受信確認信号FLRが入力さ
れる。この制御兼シーケンス装置８は、受信した周波数
F/Nのクロックワード信号Fmを出力線から出力する。ク
ロックワード信号Fmは、直−並列変換器４とバッファ装
置９の間のデータ伝送のタイミングを制御している。上
記の受信装置群のみが、「受信ビット」クロックＦと、
この「受信ビット」クロックＦから得られる「受信ワー
ド」クロックとによって相互に同期する。

バッファ装置９の出力線からは、デコード装置10に向け
て並列にＮビットのコード化ワードが出力される。この
デコード装置10の出力線からは、選択したコードに応じ
て、受信したＮビットのワードに対応するＭビットのデ
ータワードが出力される。ここに説明したレシーバ装置
でデータ伝送エラーまたは何らかの動作異常が検出され
た場合には、そのことを通知する信号ERがこのレシーバ
装置からステーション11に向けて送り出される。ローカ
ルワードクロックfmは、バッファ装置９の出力線とデコ
ード装置10とステーション11の間のデータ交換の制御に
用いられる。

このレシーバ装置では従って直−並列変換器４は周波数
Ｆで動作するのに対して、バッファ装置９とデコード装
置10はほんのその1/Nの周波数で動作する。このため、
最も複雑な回路（バッファ装置、コード化装置、デコー
ド装置）は、トランスデューサ、直−並列変換器、それ
に、フラグ検出装置に用いられるよりもデータ処理速度
の遅い技術を用いて実現することができる。

さて、ここで上記の伝送方法を実施する際に使用される
コード化ワードとフラグを得る方法を以下に詳しく説明
する。

予定している用途に応じてそれぞれ条件があるため、Ｍ
とＮを任意に選択することはできない。例えばネットワ
ーク端末が16ビットのワードに対して動作する場合に
は、Ｍ＝16とするか、あるいはＭとして16の約数を選択
することになる。Ｍ＝８とすると、この端末のデータワ
ードはコード化する前に８ビットの２つのグループに分
ける必要がある。この操作には、コード化の処理が遅く
なるという明らかな欠点がある。しかし、コード化装置
は単純になる。この例から、Ｍを選択することは、並列
コード化の性能向上と並列コード化の実現の面倒さの間
での妥協をはかることであることがわかる。

Ｍが決まるとＭビットの2^M通りの可能な組合せ、従って
コード化すべき2^M個のデータワードが決定されるので、
伝送チャネルに関する技術上の条件を考慮しながらＮビ
ットのコード化ワードが少なくとも2^M個存在するように
Ｎを決める。

先に説明したが、第１の条件は、伝送される信号内の連
続したブロック間の時間間隔に関するものである。本発
明の方法では、Ｔを直列伝送期間とすると、連続したブ
ロック間の時間間隔は1T〜4Tの間の値に収まっていなく
てはならない。従って、論理「１」または論理値「０」
を連続して４個を越えて含むコード化ワードはすべて除
外する必要がある。また、あらゆるメッセージがこの条
件を満足していることも必要である。従って、任意の２
個のコード化ワードが連結しているときに論理値「１」
または論理値「０」が連続して４個を越えて現れること
があってはならない。こうならないようにするために
は、先頭または末尾に論理値「１」または論理値「０」
を連続して２個を越えて含むコード化ワードを分離して
使用するだけでよい。この条件が満たされない場合に
は、ワード連結のために論理操作を行う必要があろう。
こうなると当然コマンドが複雑になり、伝送されるエラ
ーの数が増加する。本発明では連結したコード化ワード
が互いに独立であるため、コード化ワードの１つが伝送
エラーの影響を受けても、このエラーはデコード後にＭ
ビットのデータワード内にとどまる。

選択されたコード化ワードは、上記の条件の他に価数に
関連する第２の条件を満足している必要がある。従っ
て、解決すべき一般的な問題は、コード化ワードを決定
することと、任意のメッセージに関して累積された価数
が大きくなりすぎないように制限する連結ワードを決定
することである。

この問題点を解決する第１の方法は、最小の価数を有す
るコード化ワードを優先的に選択することである。

Ｎが偶数である場合には、価数がゼロのコード化ワード
が存在する。それは、論理値「１」と論理値「０」を同
数含むあらゆるコード化ワードである。価数がゼロのこ
のようなコード化ワードは従って、コード化システムを
構成するのに確保しておくべき最も重要なコード化ワー
ドである。しかしながら、選択したＮの値ならびに課せ
られた条件を考慮すると、コード化すべきデータワード
と同数の価数ゼロのコード化ワードを見つけることが可
能な場合と不可能な場合がある。例えば、8B/10Bコード
に対してはコード化すべき256個の異なったデータワー
ドがある。コード化ワードは、10ビットの可能な組合せ
である1024通りのコード化ワードの中から選択する。し
かし、RLL条件および境界条件を満たすワードのみしか
確保しない場合には、価数がゼロの可能なコード化ワー
ドは180個しかない。この数は256個のデータワードをコ
ード化するには十分ではない。従って、価数がゼロでな
いコード化ワードも用いざるをえない。価数がゼロでな
くその絶対値が最小であるコード化ワードは、論理値
「１」を４個と論理値「０」を６個、または、論理値
「０」を４個と論理値「１」を６個含むコード化ワード
である。このようなコード化ワードはそれぞれ価数の絶
対値が２である。選択された条件を考慮すると、価数が
＋２のワードは124個存在しており、これと対になる価
数が−２のワードも124個存在している。

コード化ワードをまったくランダムに用いる場合には、
価数が正のコード化ワードのみが連続した形態のメッセ
ージが構成される可能性がある。

従って、このメッセージの累積された価数は限りなく増
加することがある。このため、累積された価数を制限す
る方法を考え出さねばならない。

このためには、可能な全データワードの集合を２つのサ
ブグループに分けることが考えられる。すなわち、第１
のサブグループには価数がゼロのコード化ワードに１対
１対応で対応させたデータワードが含まれ、第２のサブ
グループには価数がゼロでなく符号が互いに反対の２個
のコード化ワードに１個ずつを対応させた残りのデータ
ワードが含まれる。いかなるメッセージについても価数
が所定の値を越えないようにするためには、価数制御を
行うのが好ましい。この制御法は、まず最後に送信され
たコード化ワードの価数を記憶させることから始まる。
次いで、価数がゼロでないコード化ワードに対応するコ
ード化すべきデータワードが現れると直ちに、記憶させ
た価数と反対の符号の価数を有するコード化ワードに対
応するコード化すべきデータワードを選択する。この制
御方法は実現がたやすい。このことは、後に行う実施例
に関する説明により理解できるであろう。

8B/10Bコードの場合には、RLL条件を満たし、かつ、価
数がゼロというコード化ワードが180個存在している。
さらに、価数が＋２のコード化ワードは124個存在して
おり、これと対になる価数が−２のコード化ワードも12
4個存在している。従って、可能な256個のデータワード
をコード化するための異なるコード化ワードが全部で30
4個自由に使用できることになる。これは完全に十分な
数である。同一のデータワードに対応する価数がゼロで
ない２個のコード化ワードは互いに符号が反対である。

Ｎが奇数の場合にも同様の方法を用いることができる。
しかしこの場合、価数がゼロのコード化ワードはまった
く存在していない。

データ伝送を実施するためには、フラグも選択しなくて
はならない。先に第１図を参照して説明したように、本
発明のコード化方法においてはワードクロックの存在が
不可欠である。このワードクロックは、コード化装置と
デコード装置の両方に必要とされる。特に、デコード装
置での同期を簡単にするためには、長さがコード化ワー
ドの倍数であるフラグを選択するのが好ましい。さら
に、フラグは先に説明した２つの条件をも満足している
必要がある。

最後に、レシーバ装置が確実にフラグを検出できること
が重要である。本発明の重要な特徴によれば、このため
にはフラグに対してさらに別の条件を課す。この条件
は、任意のメッセージから取り出され、かつ、フラグと
同数の連続ビットからなるあらゆるシーケンスに対する
ハミング距離（または論理距離）が、すべてのフラグに
ついて２以上であるというものである。従って、この追
加条件のために、１ビットのエラーがフラグに影響を与
える場合にはこのエラーをデコード装置で確実に検出す
ることができる。ところでこのエラーはフラグを次々と
データに変換することがなく、データシーケンスを次々
とフラグに変換することもない。

上記の条件をすべて満たすフラグを探すと、必然的に、
コードとして任意のものを使用できなくなる。しかし、
フラグの長さを十分長くする場合には解決法がある。こ
の可能性を示すために、8B/10Bコードの場合に得られた
結果を詳しく説明する。しかし、この探索方法を任意の
コードに一般化することが可能であることは明らかであ
る。

以下にこの探索方法を説明する。

簡単のため、コード化ワードと同じ長さのフラグが存在
しているかどうかをまず探すのがよかろう。先に述べた
ように、可能なコード化ワードは304個ある。これらコ
ード化ワードのことを以下では「候補コード化ワード」
と呼ぶことにする。フラグは従ってこれら候補コード化
ワードの中から探す必要がある。フラグ探索は以下のよ
うに系統的に行うとよい。まず、304個の候補コード化
ワードの中から「候補フラグ」としてコード化ワードを
１個選択する。次いで、残ったコード化ワード全体を考
えて、価数の符号が交互に現れるという規則を守りなが
らこのコード化ワードの集合の中から取り出したコード
化ワードを用いて可能なあらゆる組を形成する。ここで
各組を形成している２個のワードを連結させて形成した
ワードを考える。さらに、コード化ワードの各組から候
補フラグと同じ長さの連続したあらゆるビット集合を取
り出し、候補フラグと比較する。比較の結果として候補
フラグと少なくとも１つのデータシーケンスとのハミン
グ距離が０または１であることが判明した場合には、こ
のテストされた組は決してメッセージの中に現れてはな
らない。このためには、この組を構成している少なくと
も１つの候補コード化ワードは、残りのコード化ワード
集合中に含まれないようにする必要がある。これと同じ
操作をすべてのコード化ワードの組に対して繰り返す場
合には、除去する候補コード化ワードの数を最小にして
以前のテストの際に同定された組が存在できなくするこ
とが必要である。さらに、コード化ワードが十分な数残
っていることが必要である。上記の操作は、問題となっ
ているコード化ワード集合の各コード化ワードを候補フ
ラグとして選んで繰り返す。

8B/10Bコードの場合には、上記の全条件を満たす長さ10
ビットのフラグを見出すことが不可能であった。しか
し、このことをもとにして長いワードを含む他のコード
の場合の結果を予測できるとは限らない。

上記の実施例の場合と同様、コード化ワードと長さが等
しいフラグを見出すことができない場合には、コード化
ワード２個分の長さのフラグを探すとよい。8B/10Bコー
ドの場合には、従って20ビットを含むフラグを探す。

フラグの探索方法は以下の通りである。

（ａ）先の場合と同様に10ビットを含む候補コード化ワ
ードのリストを作成する。

（ｂ）次いで、以下の条件を満たす20ビットのワードを
選択することにより得られた「候補フラグ」のリストを
作成する。その条件というのは下記の通りである。

―候補フラグは、10ビットの２個のワードm1とm2がこの
順番で連結された構成である。

―ワードm1とm2が論理値「１」と論理値「０」を連続し
て４個を越えては含まない。

―ワードm1の先頭もワードm2の末尾も論理値「１」また
は論理値「０」を連続して２個を越えては含まない。

―ワードm1の末尾もワードm2の先頭も論理値「１」また
は論理値「０」を連続して２個を越えては含まない。

（ｃ）各候補コード化ワードと、テストされた候補フラ
グから取り出された連続した10ビットの全データシーケ
ンスとの間のハミング距離を決定することにより、各候
補フラグをテストする。

（ｄ）テストされた候補フラグとこの候補フラグから取
り出されたデータシーケンスとのハミング距離が２以上
である場合には、この候補フラグがコード内に取り込ま
れる。

（ｅ）ハミング距離が１であるデータシーケンスが少な
くとも１つ存在している場合には、各データシーケンシ
に対して、問題となっているデータシーケンスに属さな
い候補フラグの先頭部と末尾部により構成される第１の
ビット集合と第２のビット集合を考える。次いで、第１
のビット集合で終了する候補コード化ワードを含む第１
のリストと、第２のビット集合で始まる候補コード化ワ
ードを含む第２のリストを作成する。２つのリストの一
方が空集合である場合には、テストされたコード化ワー
ドを保存する。これに対してどちらのリストも空集合で
ない場合には、価数の符号が交互するという規則に従っ
て、第１のリストのワードと、テストされたコード化ワ
ードと、第２のリストのワードとで構成されるあらゆる
トリプレットを形成する。

（ｆ）ハミング距離がゼロのデータシーケンスが少なく
とも１つ存在している場合には、各データシーケンスに
対して、問題となっているデータシーケンスに属さない
候補フラグの先頭部と末尾部により構成される第１のビ
ット集合と第２のビット集合を考える。次いで、第１の
ビット集合で丁度終了する、または１ビットを除いて第
１のビット集合で終了する候補コード化ワードを含む第
１のリストと、第２のビット集合で丁度終了する、また
は１ビットを除いて第２のビット集合で終了する候補コ
ード化ワードを含む第２のリストを作成する。

価数の符号が交互するという規則に従って、第１のリス
トのワードと、テストされたコード化ワードと、第２の
リストのワードとで構成されるあらゆるトリプレットを
形成する。ただし、上記のリストの一方からそれぞれ取
られたハミング距離１の２個のワードを含むトリプレッ
トはすべて除外する。

トリプレットをまったく形成することができない場合に
は、そのコード化ワードを保存する。

（ｇ）あらゆる候補コード化ワードに対して上記の操作
（ｄ）、（ｅ）、（ｆ）を実行した後に形成されたトリ
プレット集合を考える。ここで、各トリプレット中に現
れる少なくとも１つの候補コード化ワードを取り除い
て、もはやトリプレットが１つも残らないようにする。

この除去操作の後に残っているコード化ワードの数が2^M
よりも大きい場合には、候補フラグは、保存されている
コード化ワードに対応させるという条件でフラグとして
用いることができる。コード化ワードの数が足りない場
合には、新たに上記の操作（ｃ）〜（ｇ）を実行して、
候補フラグのリストの中から取り出した別の候補フラグ
をテストする必要がある。

上記の方法が可能であることを示すために、順番に条件
を導入することによりコードならびに互換性のあるフラ
グ群の選択が可能になる場合の一例を以下に説明する。
条件の選択には、特に、使用する伝送のプロトコル、所
望の性能、使用可能な技術が大きく影響するので、当業
者にまかせる必要がある。フラグに対しては、ともに価
数がゼロの２個の10ビットのワードで構成されるという
条件を課することができる。上記の操作（ｂ）において
この条件が加わることにより、338個の候補フラグの集
合が決定される。これら候補フラグに上記の方法を適用
すると、今度は、304個の候補コード化ワードのうちの2
56ワードよりも多くの候補コード化ワードに対応させる
ことのできる候補フラグのそれぞれが可能なフラグであ
ることがわかる。ここで候補コード化ワードに関する条
件を加える。すなわち、連結されたコード化ワードから
なるメッセージ内では、ワード間の境界で測定された累
積価数が０と＋２の２つの値しかとれないように価数を
制御する。本来は価数がゼロであるワード180個の中の
ワードを１個コード化する場合には、初期価数がゼロで
あるにもかかわらず、各コード化ビットの末尾で測定し
た価数は０を中心として振動する。価数の測定値は一般
に−２までに限られるが、180個のワード中の９個は値
が−３に達する。同様に、初期価数が＋２である場合に
は、瞬間価数は＋４までに限られる。しかし、180個の
ワード中の９個は値が＋５に達する。304個の候補コー
ド化ワードの集合の中から特殊なこれらの18個のワード
を取り除くと、価数ゼロのワードが162個と、価数が±
２で互いに反対の符号であるワード対124組とが残る。3
38個の候補フラグの中の222個は保存されている候補コ
ード化ワードの中の256個以上ともまだ互換性がある。
結局、フラグを含まないあらゆるコード化メッセージの
中で瞬間価数は＋４と−２の間の値にとどまる。従っ
て、一般に使用される方法によると、７段階の価数をも
つコードが決定される。

このようにしてフラグならびに対応するコード化ワード
を含む集合が構成される。複数のフラグを有するコード
を構成するためには、互いに互換性のある複数の集合、
すなわち、可能なデータワードの数と少なくとも等しい
共通なコード化ワードを含む集合や、任意の２つのフラ
グの間のハミング距離が２以上である集合を見出せばよ
い。8B/10Bコードの場合にデータのコード化に必要とさ
れる価数のレベルを７段階に制限すると、256個を越え
るコード化ワードに対応し、しかも価数ゼロである20ビ
ットのフラグを６個まで見出すことが可能である。この
とき各フラグは、他の各フラグに対してハミング距離が
２以上の距離にある。価数のレベルが７段階という条件
を守ると、２個のフラグに対して互換性のある互いに異
なった795個のコードと、６個のフラグに対して互換性
のある互いに異なった56個のコードが見出される。

６個を越えない数の全フラグに対しては、多数の解決方
法の中からフラグを選択することが可能である。例え
ば、以下の方法がある。

―256ワードを越えるワードと互換性のあるフラグの集
合を利用して処理を行い、余分なワードを利用してフレ
ーム間の充填ならびにブールデータのコード化を確実に
行う。

―フラグ間のハミング距離が３または４よりも大きいと
いう条件を課する。

―フレーム内のフラグのコード化に必要な価数の段階数
を制限する。

―フラグ集合を選択して、フラグ検出に必要な論理操作
の数が最小になるようにする。

―コードを選択して、相互コード化機能が論理操作の組
合せにより実現した場合にこの論理操作の善操作数が最
小であるか、あるいは、性能が最高になっているように
する。

フラグを４個受信する場合のコードの一例を以下の第１
表に示す。この第１表の中では、フラグ、「フィラ
ー」、それに、コード化ワードは10進数で表されてお
り、データワードはＤ列に16進数で表されている。さら
に、コード化ワードのビットａ〜ｊは２進数で示されて
いる。

当業者にとっては上記の方法をたどるだけで十分わかる
ことであるから、上記の系統的なフラグ探索法により見
出された他の特殊な解決法を詳しく説明することは無駄
である。現在産業界で一般に利用されている情報手段を
用いることにより解決法の探索が極めて簡単になること
は明らかである。当業者であれば、様々な解決法の中か
ら用途に応じた解決法を選択することができよう。

コード化ワードとフラグを決定することは本発明の伝送
方法の中の重要な位置を占める。この方法にはさらに別
の特徴もある。

特に、端末のデータがデータワードの長さの倍数に等し
い長さの「ユーザーワード」により構成されている場合
には、データをマルチプレクシングしたりデマルチプレ
クシングしたすることが考えられる。

最後に、データ伝送装置内では、受信した各フレームに
対して、このフレーム中に含まれるデータが伝送エラー
により変化した（または、変化しなかった）ということ
を小さな誤差確率で判定することのできるエラー検出装
置を使用することが一般的である。最も広く使用されて
いるデータ伝送方法においては、例えば伝送エラーのな
いマンチェスター型の直列変調コードが用いられてい
る。すなわち、コード化されたデータの１ビットを反転
させるエラーはデコード後にデータの１ビットのみを反
転させるエラーに変化する。

上記の変調コードには一般に２進サイクリックコードを
対応させてエラーを検出する（場合によってはエラーを
訂正する）。このようなコードのうちで最もよく知られ
たものとしては以下のものが挙げられる。

―１、２、または、３ビットに関するエラーの検出が可
能な拡張ハミングコード。

―単一のビットパケットに関するエラーのある信号の場
合を扱うことのできるFIREコード。

―弧立した多数のビットに関するエラーを検出すること
のできる、ハミングコードを一般化したBCHコード。

本発明においては、変調コードはＭビットの多数のグル
ープに作用させる。この結果、エラーの伝播はＭビット
のグループの境界に限られる。

この場合、２進ではなくＭビット（またはＭビットの倍
数）のシンボルで構成されたエラー検出コードまたはエ
ラー訂正コード選ぶことが好ましい。ただし、エラー訂
正コードのシンボルの境界が変調コードのグループの境
界に一致していなくてはならない。

リード−ソロモンコードはこのカテゴリーに属する。こ
のコードは、フレーム内に分布したＭビットの複数のシ
ンボルに関するエラーの状態を扱う（検出ならびに訂
正）のに特に都合がよい。

リード−ソロモンコードはさらに、並列に（Ｍビットに
対して並列に）導入する、すなわち、変調コードに関し
て先に指摘したように均一に導入することができるとい
う利点を有する。

先に述べた理由により、高速度のデータ伝送を行うには
MB/NBグループコード型の変調コード（例えば8B/10Bコ
ード）を利用する必要がある。このデータ伝送方法では
伝播するエラーは当然Ｍビットである。すなわち、コー
ド化された情報が１ビット反転するとデコード後にデー
タＭビットが反転する可能性がある。

このように進歩しても、現在までのところ、エラー検出
コードに関する変化が見られるには到っていない。特
に、ANSI（アメリカ規格協会）のFDDI（ファイバ伝送デ
ータインターフェイス:Fiber Distributed Data Interf
ace）計画および先に引用したIBMの論文によると、エラ
ー検出のためにはFIREコード等の２進サイクリックコー
ドを使用することが薦められている。変調のためにグル
ープコードとともに現在もまだ使用されている２進サイ
クリックコードは、あまり有効ではない状況に置かれて
いる。すなわち、最小限のデータ伝送の安全性しか保証
されない。さらに、このようにコードを対応させると、
相互コード化のための論理操作を最適化することが難し
い。というのは、変調コードは並列論理で使用する必要
があるのに対して、検出コードはコード化されたデータ
に対して直列論理で使用する必要があるからである。

従って、本発明の目的には、MB/NBグループコードによ
る変調にリード−ソロモン型のコード群のエラー検出コ
ードを対応させることも含まれる。さらに、本発明はサ
イクリックコードにも関係する。しかし、複数ビットの
データに対して直列に作用する２進コードと異なり、リ
ード−ソロモン型のコードはＭビット（または、Ｍビッ
トの倍数）のシンボルに対して並列に作用する。サイク
リックコードの最大有効領域はほとんどエラーのないパ
ケット領域であり、Ｍビット（または、Ｍビットの倍
数）のシンボルに限定される。

ユーザーワードがコード化ならびに送信の前に多重化さ
れている場合には、リード−ソロモン型のコード化はユ
ーザーワードから直接行われる。

なお、多重化はユーザーワードだけでなく、ユーザーワ
ードと同じ長さのキーワードに対しても行われる。

リード−ソロモン型のコード化法ならびにエラー検出法
の論理はよく知られていて、しかもこの方法はよく使用
されているため、ここで詳細に説明することは無駄であ
る。

これにより本発明のデータ伝送方法の実施方法を説明す
る。

第１図は、コンピュータネットワークの端末に組み込む
ことのできるトランスミッタ装置ならびにレシーバ装置
の図である。この図については、既に本発明のデータ伝
送方法をよりよく理解するキーとなる要素に関連して説
明した。しかしながら、トランスミッタ装置ならびにレ
シーバ装置が、インターフェイス兼プロトコル制御ユニ
ットであるステーション11を介して端末のプロセッサと
交信することをここで付け加えておくのがよかろう。イ
ンターフェイス兼プロトコル制御ユニットにはエラー検
出装置またはエラー訂正装置を接続することができる。
特に、このインターフェイス兼プロトコル制御ユニット
には、データ送信の際に動作するキー発生装置15と、デ
ータ受信の際に動作するエラー検出装置17を備えておく
とよい。さらに、トランスミッタ装置ならびにレシーバ
装置の制御回路には、端末のプロセッサからの制御信号
CD、FLがインターフェイス兼プロトコル制御ユニット11
を介して入力される。これに対して、レシーバ装置は、
端末のプロセッサに制御信号Ｃを出力する。

第２図はトランスミッタ装置をより詳細に示した図であ
る。送信インターフェイス11AはデータバスD1を介して
トランスミッタ装置と交信する。このデータバスD1によ
り、16ビットのユーザーワードがトランスミッタ装置に
送られる。送信インターフェイス11Aはさらに、制御信
号CDとFLを出力する。制御信号CDはトランスミッタ装置
の初期化ならびに停止を制御する信号である。制御信号
FLは送信するフラグのコールサインであり、送信インタ
ーフェイス11Aのプロトコル制御装置から出力される。
送信インターフェイス11Aはさらに、周波数ｆのクロッ
ク信号を出力するローカルクロック発生装置を備えてい
る。上記のすべての信号は送信制御装置23に送られる。
この送信制御装置23からは制御信号Ｃ、例えばトランス
ミッタ装置での受信確認信号または動作エラー信号が出
力される。

同一のユーザーワードを構成するビットは、データバス
D1を介して並列に入力レジスタ25に入力される。この入
力レジスタ25の出力線はキー発生装置15に接続されると
ともにマルチプレクサ26の入力線に接続されているた
め、ユーザーワードまたはキー発生装置15からのキーワ
ードのいずれかを選択することができる。キー発生装置
15の出力線は従ってマルチプレクサ26の入力線に接続さ
れている。図示した実施例によると、ユーザーワードは
複数のデータワードを含んでいる。また、マルチプレク
サ26の出力線は第２のマルチプレクサ27の入力線に接続
されている。この第２のマルチプレクサ27の出力線はレ
ジスタ28の入力線に接続されている。レジスタ28の出力
線はバスB1に接続され、このバスB1はコード化装置21の
入力線に接続されている。さらに、このコード化装置21
の出力線はバスB2に接続されている。従って、8B/10B型
のコード化を行う場合には、バスB1に並列な８本の接続
線が含まれ、バスB2には10本の並列な接続線が含まれ
る。最後に、バスB2は、並−直列変換器を構成するシフ
トレジスタ22の並列入力線に接続されている。このシフ
トレジスタ22は、直列出力線12と、クロック信号ｆを受
信するクロック入力線と、バスB2上のデータの並列入力
を制御する入力線とを備えている。コード化装置21は補
助出力線DCを１本備えている。この補助出力線DCは価数
制御装置29に接続されている。価数制御装置29の出力線
はコード化装置21の補助入力線ACに接続されている。価
数制御装置29の機能ならびに構成に関しては後に説明す
る。

キー発生装置15はリード−ソロモン型である。キー発生
装置は、エラー検出およびエラー訂正の分野で周知であ
り、特に磁気ディスクに応用されている。

従って、キー発生装置に関してさらに詳しく説明するこ
とは無駄である。しかしながら、リード−ソロモン型の
キー発生装置が、多項式をリード−ソロモンコードの特
殊な多項式で割算をする原理に従って動作することをこ
こでは思い出しておくとよい。なお、この割られること
になるもとの多項式の係数が伝送するメッセージワード
となる。割算のためには、複数のビットに並列に作用す
るフィードバック付のシフトレジスタを用いて、リード
−ソロモンコードの多項式での自動割算を実行させる。
第２図の実施例の場合、ユーザーデータワードは16ビッ
トである。リード−ソロモンコードの多項式はX²＋Ｘ
（Ｔ＋Ｉ）＋Ｔ（ただし、Ｔはガロア体Ｆ（2¹⁶）の要
素であり、Ｉはこのガロア体の中性要素である）の形に
なろう。このような２次の多項式の場合、メッセージに
より発生させるキーはこの多項式で上記の除算を行った
余りにより構成される。このキーはキー発生装置の２つ
のレジスタ内にある16ビットのワード２個からなり、こ
の２個のワードはフレームの末尾に連結される。

送信制御装置23は同期信号ft、fu、fm、fnを出力する。
これら同期信号は、トランスミッタ装置やレシーバ装置
の一部を構成するレジスタやマルチプレクサ等の素子の
同期および制御に用いられる。送信制御装置23はまた、
フラグ発生制御信号AFLを出力する。この信号AFLはフリ
ップフロップ28Aの入力線に入力される。このフリップ
フロップの出力線はコード化装置21の補助入力線に接続
されている。最後に、送信制御装置23は、キー発生装置
15の制御信号RCを出力する。

ここで第２図のトランスミッタ装置の動作を説明する。
まず、送信するフレームが複数の部分で構成されている
ことを思い出しておくとよい。フレームは、まず特殊な
フラグであるフレームの開始を示すデリミッタと、いわ
ゆるメッセージと、別の特殊なフラグであるフレームの
終了を示すデリミッタとを含んでいる。フレームの間に
は、レシーバ装置のクロック再生装置の機能を維持させ
るためのフィラーキャラクタまたはフィラーが、トラン
スミッタ装置から出力される。いわゆるメッセージは、
長さの決まったユーザーワードと、場合によってはその
後に続く所定数のキーワードとで構成されている。従っ
て、トランスミッタ装置の送信制御装置は、フラグが出
力されたという事実と、メッセージの長さまたは伝送す
べきユーザーワードの総数を認識している必要がある。
こういった情報は制御信号FL、CDとして供給される。こ
れら制御信号に応じて、送信制御装置23はトランスミッ
タ装置内の様々な装置を正確に系列化するのに必要な信
号を出力する。特に、送信制御装置23は、ユーザーワー
ドの周波数と同じ周波数の制御信号fuを出力する。この
制御信号fuには入力レジスタ25をアクティブにする機能
がある。この制御信号にはさらにキー発生装置15を同期
させる機能もある。制御信号ftにはマルチプレクサ26の
制御機能がある。この制御信号ftはユーザーデータの完
全な１ブロックを伝送する際の最後に現れて、キー発生
装置15内に記憶されているキーワードの伝送を許可す
る。

第２図の実施例においては、コード化するデータワード
は８ビットであるが、ユーザーデータワードは16ビット
である。従って、ユーザワードは、マルチプレクサ27に
より８ビットの連続した２個のワードとして伝送され
る。このマルチプレクサ27は、「ワード周波数」と呼ば
れる周波数の信号fmから得られた信号fnにより制御され
る。なお、「ワード周波数」はユーザーワードの周波数
fuの倍数に等しい。やはり同一の周波数であり、fmと表
示される信号が、入力レジスタ28、フリップフロップ28
A、価数制御装置29、シフトレジスタ22を同期させるの
に使用される。マルチプレクサ26と27は、32本の入力線
と８本の出力線を有する単一のマルチプレクサ32で置換
してもよい。このマルチプレクサ32は、上記の各マルチ
プレクサに入力される信号である周波数ftとfnの２つの
信号により制御される。

制御信号の説明が終わったので、メッセージ送信の際の
トランスミッタ装置の動作を説明することができる。送
信制御装置23にはまずインターフェイス11Aからの送信
制御信号が入力される。すると送信制御装置23は始動し
て、クロック信号ｆをもとにして得られる制御信号fm、
fu、fn、ftを出力する。送信制御装置23がフラグ信号FL
を受信すると、制御信号AFLがフリップフロップ28Aの入
力線に入力される。制御信号fuは、ユーザーワードの周
波数で、レジスタ25への書込みを可能にするとともにキ
ー発生装置15を動作させる。制御信号ftは入力レジスタ
25内のデータをマルチプレクサ27に移すことを許可する
信号である。制御信号fnを用いると、受信したユーザー
ーワードの先頭部の８ビットと末尾部の８ビットを交互
に選択することができる。同様に、制御信号fmはレジス
タ28内に書込みを許可する信号である。制御信号ft、f
u、fmは所定の関係の周波数を有するが、同じ参照符号
で表される信号同士は場合によっては位相がずれている
ため、明らかに、回路の各段で起こる可能性のある遅延
を考慮することができる。例えばレジスタ28に入力され
る制御信号fmはシフトレジスタ22のコマンド入力に入力
される制御信号fmよりも位相が進んでいる。

送信するデータブロックがコード化されて伝送される
と、送信制御装置23がキー発生装置15に送信RCを送る。
この信号RCにより、キーワードが含まれているレジスタ
を読出すことができる。これと同時に、送信制御装置23
は制御信号ftを出力する。すると、マルチプレクサ26に
よりキー発生装置15の出力線とマルチプレクサ27の入力
線が交信状態になる。次いで、キーワードが通常のデー
タワードと同様にコード化される。

この実施例においては、シフトレジスタ22はできるだけ
高い周波数で動作する必要がある。例えば周波数ｆを20
0MH_Zに固定しておくと、制御信号fmにより制御されるト
ランスミッタ装置内の様々な装置は20MH_Zまでの周波数
でしか動作しない。従って、シフトレジスタ22はECL技
術を用いて実現し、このトランスミッタ装置内の他の要
素はCMOS技術を用いて実現することになろう。データ伝
送の有効速度はこの場合160メガビット／秒になる。

第３図は、本発明のレシーバ装置を表す図である。トラ
ンスミッタ装置からのメッセージは、２進データの形態
で伝送チャネルを介して直列に伝送される。このデータ
は変換後に増幅されて入力線６に現れる。このデータは
受信した直列信号から再生したクロックＦと同期してい
る。入力線６はシフトレジスタ34の直列入力線Ｉに接続
されていて、やはりクロックＦと同期している。なお、
シフトレジスタ34は従来通りの直−並列変換器を構成し
ている。シフトレジスタ34の並列出力線はフラグ検出装
置37の入力線に接続されている。このフラグ検出装置
は、同定された様々なフラグを表す信号を出力線から出
力する。このようなフラグとしては、フレームSDの開始
を示すデリミッタやフレームEDの終了を示すデリミッタ
のほか、場合によっては例えばリング状ネットワークに
おいて用いられるトークンＴがある。

第３図に示された実施例によると、使用されているコー
ドは20ビットのフラグに対応する8B/10Bコードである。
シフトレジスタ34は並列出力線にフラグと同数のビット
を出力する必要があるため、少なくとも段を20段を有す
ることになる。これに対してコード化ワードは10ビット
のみであるから、このシフトレジスタの最初の10段だけ
がコード化ワードの伝送に使われる。そこで、このシフ
トレジスタの最初の10段はバッファ装置39の入力に接続
されている。このバッファ装置39には、再生クロックＦ
による同期からローカルクロックｆによる同期に変える
という機能がある。このバッファ装置39は制御装置33に
接続されている。バッファ装置39ならびに制御装置33の
構成および機能に関しては後に詳しく説明する。

バッファ装置39の出力線は、ローカルクロックワードと
呼ばれる制御信号fmを用いて同期させたレジスタ36の入
力線に接続されている。このレジスタ36の出力線はデコ
ード装置10の入力線に接続されている。従って、本実施
例ではデコード装置は、入力線に10ビットが並列に入力
されると、デコードしたデータワードに対応する８ビッ
トを並列に出力線から出力する。デコード装置10はさら
にエラー信号用の補助出力線Ｅを備えている。デコード
装置10でデコードされたデータワードはレジスタ32の入
力に入力される。同様に、エラー信号がフリップフロッ
プ32Aの入力線に入力される。レジスタ32とフリップフ
ロップ32Aは制御信号fmを用いて同期させる。レジスタ3
2の出力線はデマルプチレクサ31の入力線に接続され
る。このデマルプチレクサ31には、デコード装置10から
出力された８ビットのワードを16ビットのワードに変換
する機能がある。このような8/16のデマルプチレクサは
データワードが８ビットでユーザーワードが16ビットで
ある特殊な場合の例であって、このタイプに限られるこ
とはない。もちろん、ユーザーワードのビット数がデー
タワードのビット数の倍数に等しいあらゆる場合にデマ
ルプチレクサを一般化することが可能である。

デマルプチレクサ31の出力線は次いで16個のフリップフ
ロップで構成されている別のレジスタ35に接続される。
このレジスタ35の出力線は、端末の入力インターフェイ
ス11Bとエラー検出装置17に接続されている。

第３図のレシーバ装置はさらに、制御装置38と、第２図
に関連して既に説明した送信制御装置23を備えている。
制御装置38には、再生クロック信号Ｆと、フレームSDと
EDの開始および終了の存在を示す信号が入力される。制
御装置38は、これら入力信号に応じて、まず、受信した
ワードの周波数に対応する同期信号Fmを出力する。この
制御装置38はまた、バッファ装置39への書込命令信号WB
を出力する。制御信号FmとWBはバッファ装置39の制御回
路33の入力信号として機能する。送信制御装置23は、ロ
ーカルクロック信号ｆが入力されると、デマルプチレク
サ31の制御信号fnと、ローカルクロック信号ｆをもとに
して得られるローカルクロックfmとを出力する。制御信
号fmは、レジスタ36、レジスタ32、フリップフロップ32
Aを制御する信号である。レジスタ36、レジスタ32、デ
マルプチレクサ31にそれぞれ入力される信号は位相をず
らしておき、トランスミッタ装置内の様々な装置を通過
する際に起こる遅延に十分対応できるようにしておく必
要がある。最後に、制御装置23はユーザーワードクロッ
ク信号fuも出力する。この制御信号fuはレジスタ35のク
ロック入力線に入力されて、エラー検出装置17の同期信
号として用いられる。

本発明の重要な特徴によると、エラー検出装置17はリー
ド−ソロモン型のエラー検出装置である。よく知られて
いるように、リード−ソロモン型のエラー検出装置は、
本実施例においては16ビットの２台のレジスタで構成さ
れている。このエラー検出装置は、リード−ソロモンコ
ードの多項式による割算装置を実施するための２段シフ
ト装置を構成するフィードバックループを備えている。

エラー検出装置17を実現するため、各レジスタの16本の
出力線は対応するレジスタのORゲートの入力線に接続さ
れている。各ORゲートの出力線では、エラーがあるかど
うかがメッセージの最後に示される。このエラー検出装
置17が、伝送されるメッセージ中にエラーを１個検出し
た場合には、回路30の入力線に信号ERSを供給する。回
路30はレシーバ装置で検出されたあらゆるエラーを集め
る機能をもつ。特に、この回路30にはデコード装置10か
らの信号Ｅが入力される。この回路30にはまた、バッフ
ァ装置39の制御回路33からの信号OFとUFが入力される。
これら２つの信号OFとUFはバッファ装置の容量を越えた
かどうかを示す信号である。エラー信号ERS、Ｅ、OF、U
Fは回路30でまとめられて、全体エラー信号ERとしてイ
ンターフェイス11Bに向けて出力される。

レシーバ装置の動作を説明するためには、受信された信
号が、フレームの開始デリミッタSDとデータワードとキ
ーワードとフレームの終了デリミッタEDとが連続した構
成のフレームを形成していることを思い出すとよい。本
実施例においては、デリミッタSDとEDは20ビットであ
る。デコード前に、20ビットのワード２個からエラー検
出キーが形成される。

伝送チャネルからの信号を用いると、受信クロック信号
Ｆの周波数ならびに位相の較正ができる。このクロック
信号Ｆによりシフトレジスタ34の動作が制御される。す
なわち、シフトレジスタ34には受信した20個の２進デー
タが記憶されており、これらデータはクロックパルス１
個ごとに１段ずれる。

シフトレジスタ34内にフレームの開始デリミッタが取り
込まれると、直ちにフラグ検出装置37はそのことを検出
して制御回路38に向けて信号SDを出力する。制御回路38
は、周波数Ｆの1/10の周波数の受信クロックワード信号
を常に出力し続ける。制御回路38は、信号SDに応答し
て、クロック信号Ｆの10倍の期間に対応する遅延Tmの後
に信号WBを出力する。この信号WBは制御回路33をアクテ
ィブにする。制御回路33の動作については後に説明す
る。ところで、制御回路33は、バッファ装置39への書込
命令信号W1、W2、W3を出力する。制御信号fmは、ローカ
ルクロックの周波数ｆの1/10の周波数をもつ持続するロ
ーカルクロックワードである。この制御信号fmが制御回
路33に入力されると、この制御回路33からはバッファ装
置39の読出信号R1、R2、RBが出力される。読出信号RB
は、受信したフレームのワードがバッファ装置39の出力
線に存在していることを示す信号である。上記の様々な
装置ならびに回路の動作は後に説明する。ローカルクロ
ックワード信号fmによりさらにレジスタ36、32とフリッ
プフロップ32Aが制御されて、デコード装置10によりコ
ード化ワードがこのローカルクロックワード信号fmに同
期してデコードされる。

先に説明したレシーバ装置と同様、デマルチプレクサ31
を制御する信号fnは、クロックパルス信号fm1個ごとに
１と０の間で切り替わる。従って、レジスタ35には８ビ
ットのデータワード２個で形成された16ビットのワード
が記憶される。レジスタ35は、信号fmの周波数の半分の
周波数であるユーザーワードクロック信号により制御さ
れる。

このように、デマルチプレクサ31ならびにレジスタ35か
ら出力されたユーザーワードは、エラー検出装置17によ
り制御信号fuに同期して処理される。エラー検出装置17
には、受信したフレームの終了を示す信号RBが制御回路
33から入力される。

フレーム検出装置37は、フレームの終了を示すデリミッ
タを検出すると、制御回路38に向けて信号EDを出力す
る。

制御回路38は、この信号EDを受信してから時間Tmの後に
信号WBをリセットする。このときから時間が約1.5Tm経
過した後に、制御回路33は信号RBをリセットする。

第４図と第4B図を用いて、第２図に示されたコード化装
置21の構成と動作をより詳しく説明する。

第２図は示されていたコード化装置21、レジスタ28、フ
リップフロップ28Aが再び第4B図に描かれている。特別
な実施例によると、コード化装置21は単純に１個のメモ
リで構成する。このメモリは例えばROMまたはプログラ
マブルメモリであり、10ビットのワードによりアドレス
されて11ビットのワードを出力線から出力する。メモリ
からなるコード化装置21の10本あるアドレス線のうちの
８本はコード化するデータワードを受信するためのバス
B1を形成している。先に説明したフリップフロップ28A
の出力線には補助アドレス線が１本接続されている。コ
ード化装置21の第10番目のアドレス線ACには、価数制御
装置29からの出力信号が入力される。この価数制御装置
は単純に１個の排他的ORゲート29Aで構成されている。
この排他的ORゲートの出力線はフリップフロップ29Bの
入力線に接続され、このフリップフロップ29Bの出力線
はコード化装置21のアドレス線ACに接続されている。排
他的ORゲート29Aの第１の入力線はコード化装置21の出
力線DCに接続され、第２の入力線はフリップフロップ29
Bの出力線に接続されている。フリップフロップ29Bはワ
ードクロック信号fmを用いて同期させる。

コード化装置21は、このような構成になっていると、フ
レームとコード化ワードを同時に出力することができ
る。実際、受信した信号AFLとバスB1の入力線に存在し
ているワードとに応じて、コード化装置21は出力線から
バスB2に向けて半フラグに対応する10ビットのワードを
出力する。次のワードクロック信号が入力された際に
は、このコード化装置21はフラグの末尾部を形成する別
の10ビットを出力する。アドレス入力線AFLがもはやア
クティブでないときには、コード化装置21は、レジスタ
28からのアドレス８ビットに対応する位置から読出され
たコード化ワードを出力線から出力する。従って、コー
ド化装置21は、関連するコード化ワードをレジスタ28内
の各データワードに対応させる。

価数制御装置の動作を説明するには、コード化装置21内
に記憶されている内部データの構造を記述するのがよか
ろう。第4A図には8B/10Bコードの例が示されている。こ
の例においてはデータワードが152個あり、それぞれを
価数がゼロの152個のワードに対応させる。これらデー
タワードはM0、M1……M151で表し、各データワードには
コード化ワードTZ0、TZ1……TZ151を対応させる。その
他のデータワードM152……M255は、価数がゼロでないコ
ード化ワードTP0、TP1……TP103またはTM0、TM1……TM1
03に対応する。価数がゼロでないコード化ワードに対応
するデータワードは、フリップフロップ29Bに記憶され
ている値ACに応じて、正の価数を有するコード化ワード
TP0、TP1……TP103または負の価数を有するコード化ワ
ードTM0、TM1……TM103をアドレスする。さらに、アド
レスされたコード化ワードの価数がゼロであるかないか
に応じて、補助ビット線DCは論理値「０」または「１」
をとる。このようにコード化装置21内のデータの構造が
わかると、価数制御装置を構成する排他的ORゲート29A
とフリップフロップ29Bの動作が明らかになる。フリッ
プフロップ29B内に記憶されている論理値が「０」であ
る状態から出発し、かつ、コード化すべき第１のデータ
ワードが価数ゼロのコードであると仮定すると、アドレ
ス線ACの新しい値は「０」である。後に続くコード化ワ
ードの価数がゼロである限りは、アドレス線ACの値は
「０」にとどまる。コード化ワードの価数がゼロでなく
なると、アドレス線ACの値は「０」であったと仮定して
いるため、このデータワードに対応するコード化ワード
の価数が正になる。これと同時に排他的ORゲート29Aの
出力線の論理値が「１」になる。従って、フリップフロ
ップ29Bには論理値「１」が記憶される。次に、新しい
データワードが価数がゼロのコード化ワードに対応する
場合には、アドレス線ACの値は変化せず「１」のままに
とどまる。価数がゼロのコード化ワードに対応するデー
タワードが入力されている限り、アドレス線ACの値はい
つまでもこの値にとどまる。価数がゼロでないコード化
ワードに対応するデータワードが現れると、アドレス線
ACの値が「１」であるため、直ちにこのデータワードに
対応する新しいコード化ワードは、価数がゼロでない以
前に現れたコード化ワードの価数と符号が反対の価数を
もつようになる。アドレス線ACとデータ線DCの値が
「１」であったため、フリップフロップにはアドレス線
ACの新しい値である「０」が記憶される。アドレス線AC
の値が「１」である状態から出発しても同じ結果が得ら
れることは容易に確認することができる。従って、初期
条件がどうであれ、価数がゼロでないコード化ワードに
対応するデータワードは、常に、以前に現れた価数がゼ
ロでないコード化ワードの以前の価数と反対の価数を有
するデータワードに対応する２つのコード化ワードの一
方によりコード化される。

明らかに、メモリの代わりに同じ機能を実現するワイヤ
ードロジック回路を使用する別の実施例を考えることが
できる。しかし、この場合にはワイヤードロジックによ
るコード化回路は特定のコードにのみ使用されることに
なろう。これに対してメモリを用いる場合には、所定の
基準を満たすあらゆるコードに対してまったく同一の回
路を用いることができる。この場合、別のコードを選択
するのであればメモリの内容のみを変化させる。

第３図に示したデコード装置10はメモリを１個使って実
現することもできる。このメモリは受信した10ビットの
コード化ワードによりアドレスされて８ビットのデータ
ワードを出力線から出力する。先に説明したコード化法
を考慮すると、明らかに、同一のデータワードに対応す
る価数がゼロでない２つのコード化ワードによって、メ
モリ内の１つしかないデータワードを表すのと正確に同
じ値が記憶されているロケーションがアドレスされるの
が好ましい。

メモリを１個利用したこの実施例によると、データワー
ドを256個のみデコードするためには、このデコード用
メモリが８ビットのワードを1024個含むべきであること
が明らかである。この結果、メモリからなるデコード装
置10に入力されるアドレスの値の中にはこのコード内の
いかなるデータワードにも対応しない値がある。本発明
の特徴によれば、この明らかな欠点は本発明では独特の
やり方で利用されているが、そのためにはメモリ内のデ
ータワード１個につき補助ビットＥが１本占用される。

このことを説明する図が第5A図であり、この図にはメモ
リ10のアドレスC0……C1023とこれらアドレスに対応す
るデータD0……D1023の間の対応関係が示されている。
メモリに入力される任意のアドレスは、コード化ワード
であってもコード化ワードでなくてもよい。入力アドレ
スがコード化ワードでない場合には、エラーが１つ発生
したときにこのエラーを検出可能であることが重要であ
る。例えば、アドレスC0、C1、C2が、それぞれデータD
1、D2、D3に対応するコード化ワードであるとすると、
データワードに対応する補助ビットＥは０になる。この
ことは、入力されたアドレスがコード化ワードに対応し
ていることを意味する。これとは反対に、伝送エラーの
結果として、受信されたアドレスの10ビットがコード化
ワードにまったく対応していない場合には、補助ビット
Ｅは値が１になる。従って、メモリ10の出力線Ｅの論理
値は、本コードに属さないワードが現れるかどうかで決
まる。このエラー信号は回路30を介して受信インターフ
ェイス11Bに伝えられる。

デコード装置10の別の実施例が第5B図に示されている。
コード化装置と同様、デコード装置にメモリを使用する
ことは不可欠ではない。例えばデコード装置をワイヤー
ドロジックデコード装置10Aを用いて実現することも可
能である。しかしながら、この場合でもメモリを用いた
実施例の場合と同様、エラーのあるコード化ワードを指
摘できるようにすることが可能である。このためには、
デコード装置10Aの入力線に補助メモリ10Bのアドレス線
を接続するだけでよい。従って、この補助メモリ10Bに
はアドレス線と入力線が同数あり、各アドレス線には２
進ワードＥが対応する。例えばコード化ワードが10ビッ
トである場合には補助メモリ10Bの容量は1024ビットと
なる。先の例と同様に、アドレスが１つメモリに入力さ
れて、しかもこのアドレスがコード化ワードにまったく
対応していないときには、このメモリは論理値「１」を
出力線から出力する。これとは反対にこのアドレスが１
つのコード化ワードに対応しているときには、メモリの
出力の論理値は「０」である。

第６図はトランスミッタ装置の送信制御装置23の主要な
回路を詳しく示した図である。ローカルワードクロック
発生装置はシフトレジスタ23Aを主構成要素とする。こ
のシフトレジスタ23Aは10段からなり、その並列入力線
のうちの第１入力線が論理値「１」で、他の９本の入力
線は論理値「０」にされている。このシフトレジスタ23
Aには10本の出力線、すなわちfm0、fm1……fm9がある。
最後の出力線fm9はこのシフトレジスタの並列入力線に
フィードバックされている。さらに、このシフトレジス
タ23Aのクロック入力線にはローカルクロック信号ｆが
入力される。このシフトレジスタ23Aはまた、２本の制
御入力線S0、S1を備えている。これら制御入力線の値に
より、シフトレジスタの動作が制御される。制御入力線
S1はシフトレジスタの現状維持命令である。シフトレジ
スタの現状維持機能が利用されていないときには、制御
入力線S1は常に強制的に論理値「０」にされる。制御入
力線S0に論理値「０」が入力されると、シフトレジスタ
23Aには並列にデータがロードされる。制御入力線S0に
論理値「１」が入力されると、シフトレジスタ23Aはシ
フトする。ローカルワードクロック信号fmは常に入力さ
れているので、制御入力線S0の論理値が「０」になるの
は信号INIにより決まる初期ロード期間の間だけであ
る。並列ロードモード、現状維持モード、シフトモード
の間の切り換えがこのようにできるシフトレジスタは当
業者には周知であるので、これ以上詳しくこの実施例を
説明するのは無駄である。シフトレジスタ23Aの最終出
力線fm9を並列入力線にフィードバックすることには、
各出力線fm0……fm9から周波数ｆの1/10の周波数の信号
を出力させるという意味がある。これら信号は互いに他
の信号に対して位相がローカルクロック信号ｆの周期の
整数倍ずれている。信号fm0……fm9は、先にローカルワ
ードロック信号と呼んだものを構成する。送信制御回路
23はさらに、周波数二分割装置44を備えている。この周
波数二分割装置44の入力線にはANDゲート44Aの出力線か
らの信号が入力される。ANDゲート44Aの第１の入力線に
はワードクロック信号fmiのうちの１つが入力される。
このANDゲート44Aのもう一方の入力線にはインバータ44
Bの出力信号が入力される。なお、このインバータ44Bの
入力線には制御信号ftが入力されている。また、制御信
号fuによりレジスタ25とキー発生装置15が制御される。

コード化装置21に接続されたフリップフロップ28Aに入
力されるフラグ制御信号AFLを発生させるための回路46
には、コード化するワードがフラグであることを示すイ
ンターフェイス11Aからの信号FLが入力される。回路46
にはさらに、ワードクロック信号fmjも入力される。回
路46は、信号FLを受信すると、データワードを２個送信
している間を通じて信号AFLを論理値「１」にする。

（トグル）フリップフロップＴの機能をもつ回路47は、
シフトレジスタ23Aの出力線の１つからの信号fmiに応答
してマルチプレクサ27の制御信号fnを出力する。

回路ユニット45は、伝送インターフェイス11Aから出力
される伝送フレームの長さを表す信号fmiと信号CDに応
答して、信号ftと信号RCを出力する。

最後のデータワードが伝送され、さらに追加して２つの
ワードが伝送される時間に対応する期間論理値「１」が
維持される場合には、制御信号ftは論理値「１」をと
る。従って、この期間には、マルチプレクサ26によりキ
ー発生装置15と第２のマルチプレクサ27の入力線とが交
信状態になるとともに、制御信号fuがインアクティブと
なる。この結果、キー発生装置15のシフト機能が停止す
る。

信号RCは第１のキーワードの伝送が終わると論理値
「１」をとり、第２のキーワードの伝送に必要な期間を
通じてこの値を維持する。信号RCが０のときにはキー発
生装置15の第１のレジスタがインアクティブとなるのに
対して、信号RCが１のときにはこのキー発生装置15の第
２のレジスタがインアクティブとなる。

回路ユニット45を実現するのに格別に困難な点はない。
従って、この点に関してさらに詳しく説明するのは無駄
である。

次に第６図に示した回路の動作を説明する。データの伝
送が始まるときに、送信インターフェイス11Aは信号CD
の値をセットする。レジスタ23Aはシフトモードであ
り、ワードクロック信号fm0……fm9を出力する。送信イ
ンターフェイス11Aはさらに、信号AFLを１にする信号FL
の値もセットする。周波数二分割装置44はユーザーワー
ドクロック信号fuを出力する。この制御信号fuは入力レ
ジスタ25をアクティブにし、キー発生装置15を動作させ
る。回路47の出力信号fnは、ワードクロック信号fmiが
１つ受信されるごとに０と１の間で切り替わる。従っ
て、入力レジスタ25、キー発生装置15、マルチプレクサ
26、マルチプレクサ27、それにコード化装置21の入力レ
ジスタ28は、発生した上記の様々な信号により同期状態
になる。最初は信号AFLの論理値が「１」であるので、
コード化装置21から発生した最初の２つのコード化ワー
ドは、入力線に存在しているワードに従って同定された
フラグの半分になろう。次に、回路46が信号AFLを自動
的に論理値「０」にセットする。後に続くデータワード
は、一般にコード化装置21によりコード化される。回路
ユニット45が、送信するデータブロックの終了を示す信
号ft＝１を出力すると、キー発生装置15は動作を停止す
る。同様に、制御信号ftにより、マルチプレクサ27を介
してキー発生装置15の出力線とコード化装置21の入力レ
ジスタ28が交信状態になる。制御信号ftの論理値は、信
号RCに制御されて、２つのキーワードの送信に必要な時
間「１」に維持される。次に、制御信号ftは０に戻り、
送信インターフェイス11Aは、新たなフラグであるフレ
ームの終了デリミッタEDを送信させることのできる信号
ftの値を新たにセットする。

第７図は、第３図に関連して既に説明したシフトレジス
タ34とフラグ検出装置37をさらに詳しく示す図である。
従来と同様に、シフトレジスタ34は、複数のフリップフ
ロップb1、b2……b20を互いにずらして配置した構成で
ある。第１段のフリップフロップb1には接続線６からの
２進信号Ｉが入力される。各フリップフロップのクロッ
ク入力線にはクロック再生装置からのクロック信号Ｆが
入力される。本実施例は20ビットのフラグに対応する8B
/10Bコードに関するものであるから、シフトレジスタ34
が少なくともフリップフロップを20台備えていることが
好ましい。従来と同様、各フリップフロップには直接出
力線と反転出力線が備えられている。後者が小さな白丸
印で示されている。

フラグ検出装置37の主構成要素は、フラグのビット数と
同数の入力を備える複数のANDゲートである。従って、
これらANDゲートの入力線の数は20である。

検出装置をともかく１台実現するには、本データ伝送方
法の実施に必要とされるフラグと同数のANDゲートを使
用するだけでよい。第７図の装置は３個のフラグSD、E
D、Ｔのみを使用した場合であり、各フラグに共通する
部分はない。

シフトレジスタ34とフラグ検出装置37の接続は以下のよ
うにして行う。各フリップフロップの２本の出力線のう
ちの一方、すなわち直接出力線または反転出力線を各AN
Dゲート50、51、52の入力線に接続する。もちろん、デ
コードしようとしているフラグが何であるかに応じてフ
リップフロップのいずれかの出力線を選択する。従っ
て、シフトレジスタ34の20台のフリップフロップに記憶
されている内容はANDゲート50、51、52により常に制御
される。さらに、シフトレジスタ34がフラグの１つに対
応するビット全体を含んでいるときには、対応するAND
ゲートは論理値「１」をとる。ANDゲートの各出力線は
フリップフロップ53、54、55のいずれかに接続されてい
る。さらに、シフトレジスタ34の最初の10台のフリップ
フロップの直接出力線はバッファ装置39の入力線に接続
されている。このように接続すると、10ビットのワード
からなるメッセージ中のデータとデコード装置の下流部
分との間を接続することができる。

第８図は、受信ワードクロック信号を発生させるのに主
として使用される送信制御装置38の一部を示す図であ
る。この送信制御装置のクロック入力線には再生クロッ
ク信号Ｆが入力される。シフトレジスタ38Bは２本の制
御入力線S0、S1を備えており、これら制御入力線に入力
された信号がこのシフトレジスタの動作を決定する。制
御入力線S1が「１」のときには、制御入力線S0に入力さ
れる値に関係なくシフトレジスタ38Bは現状維持の状態
にある。制御入力線S0とS1が論理値「０」のときには、
シフトレジスタ38Bは並列ロードの状態にある。制御入
力線S0が論理値「１」で制御入力S1が論理値「０」にと
どまるときにはシフトレジスタはシフトモードであり、
信号Ｆを用いて同期させる。このシフトレジスタは論理
回路38Aにより制御される。この論理回路38Aの出力線CF
mは上記のシフトレジスタ38Bの制御入力線S0に接続され
ている。論理回路38Aの構成は、通常は論理値「１」で
ある信号CFmが、フレームの開始デリミッタSDが検出さ
れるとクロック期間Ｆを通じて論理値「０」となるよう
に決める。シフトレジスタ38Bの第１の並列入力線は常
に強制的に論理値「１」にされているのに対し、他の９
本の入力線は強制的に論理値「０」にされている。この
シフトレジスタ38Bの第10番目の出力線Fm9は直列入力線
にフィードバックされる。

フレームの開始デリミッタSDが検出されたときには信号
CFmはわずかの間論理値「０」をとり、シフトレジスタ3
8Bが並列ロードモードに変化する。このため、フレーム
の最初に、受信されたワードクロックFmを同期させるこ
とができる。次に、信号SDが論理値「０」である限り
は、すなわち、新しいデリミッタSDが検出されなかった
のであれば、シフトレジスタ38Bは制御入力線S0とS1の
論理値が「１」であって、しかもシフトモードで動作し
ているので、10本の出力線それぞれに「受信ワードクロ
ック」と呼ばれる信号Fm0,Fm1……Fm9が現れる。これら
信号の周波数は再生クロック信号Ｆの周波数の1/10であ
り、各信号は互いにこの再生クロック信号Ｆの周期の整
数倍ずれている。以下に、受信ワードクロックがどのよ
うに利用されるかを説明する。

論理回路38Aはさらに、フレームの開始デリミッタSDが
受信されてから時間Tmの後に論理値「１」をとり、フレ
ームの終了デリミッタEDが受信されてから時間Tmの後に
論理値「０」をとる信号WBを出力する。この信号WBは、
受信されたフレームのワードがバッファ装置39の入力線
に存在していることを示す。この信号WBにより、バッフ
ァ装置への書込みの制御が行われる。

第９図は、第３図に示したバッファ装置39の一実施例を
示す図である。このバッファ装置は３台の10ビットレジ
スタ61、62、63を備えている。各レジスタには入力線が
10本あり、それぞれシフトレジスタ34の最初の10台のフ
リップフロップに接続されている。レジスタ61、62、63
への書込みは、それぞれクロック信号W1、W2、W3により
制御する。各レジスタには出力線が10本あり、そのすべ
てが、10本の出力線を有するマルチプレクサ64の入力線
に接続されている。マルチプレクサ64は２つの選択信号
R1、R2により制御される。マルチプレクサ64の出力線は
レジスタ36の入力線に接続されている。選択信号R1が
「１」で選択信号R2が「０」の場合、レジスタ61の出力
線はレジスタ36と交信状態になる。これに対して選択信
号R1が「０」で選択信号R2が「１」の場合には、レジス
タ62がレジスタ36と交信状態になる。さらに、選択信号
R1とR2が両方とも「０」の場合には、レジスタ63がレジ
スタ36と交信状態になる。

信号W1、W2、W3は、第10図に示した回路を用いて発生さ
せる。また、信号R1、R2は、第11図に示した回路を用い
て発生させる。第12図は、バッファ装置と、第10図なら
びに第11図に示した回路の動作を説明するためのタイム
チャートである。バッファ装置39の動作を記述するため
に、レシーバステーションＲにトランスミッタステーシ
ョンＥからのメッセージが入力された瞬間を考える。レ
シーバステーションＲのバッファ装置39には、伝送チャ
ネルからの信号から取り出した受信ワードクロック信号
Fmにより決まる所定のタイミングで10ビットのコード化
ワードが入力される。バッファ装置39の役割はこれらコ
ード化ワードを出力線に移すことである。これらコード
化ワードは、レシーバステーションＲのローカルワード
クロック信号fmにより決まるタイミングでこの出力線か
ら読出される。受信ワードクロック信号Fmはトランスミ
ッタステーションＥのローカルクロック信号により決ま
る。ところで、各ローカルクロック信号は名目上は同一
の周波数を有するが、受信ワードクロック信号Fmとロー
カルワードクロック信号fmの間には周波数差がほんのわ
ずかにありゼロではない。さらに、この２つの周波数の
間には何らかの位相関係があり、しかもこの関係は変化
する。ローカルクロック信号の周波数ｆに対する許容誤
差ならびにフレームの最大長を考慮すると、バッファ装
置39は、レシーバステーションＲ内のレジスタ36にトラ
ンスミッタステーションＥから送信したフレームの全ワ
ードがそれぞれ一度だけ入力されるように構成されてい
る必要がある。さらに、バッファ装置39は、この規則が
もはや適用できないステーションに近づいた場合に確実
にアラーム信号（UFまたはOF）を発生できるようになっ
ていなくてはならない。このことは、トランスミッタス
テーションＥから発生したフレーム同士がフィラーによ
り分離され、かつ、フィラーがバッファ装置39内を通過
してはならないことを意味する。バッファ装置39は、フ
ィラーが信されている間は待機状態にある。バッファ装
置39は、信号WBが論理値「１」である間動作する。

バッファ装置39の深さＰは、備えられているレジスタの
数である。すなわち本実施例では３である。この深さに
は、受信されたワードが様々な回路内でローカルクロッ
ク信号fmにより決まるタイミングで利用できるように、
時間間隔をＰ倍する機能がある。

第10図に示された回路はバッファ装置39の制御装置33の
一部分を構成する。この回路の主構成要素はシフトレジ
スタ33Aである。このシフトレジスタ33Aのクロック入力
線には受信クロックワード信号Fm0が入力され、制御入
力線S0には、論理値が「１」のときにこのシフトレジス
タ33Aをシフトモードに変化させる信号WBが入力され
る。このとき、シフトレジスタ33Aの制御入力線S1は強
制的に論理値「０」にされる。制御入力線S0も論理値
「０」の場合には、シフトレジスタ33Aは並列ロードモ
ードになる。シフトレジスタ33Aは３段からなり、並列
入力線を３本備えている。第１の入力線は常に論理値
「１」に設定されており、他の２本の並列入力線は強制
的に論理値「０」にされている。このシフトレジスタ33
Aには３本の出力線W1、W2、W3があり、それぞれバッフ
ァ装置39のレジスタ61、62、63のクロック入力線に接続
されている。このシフトレジスタ33Aの出力線W3は、自
身の並列入力線にフィードバックされている。

第12図に示したタイムチャートＡ、Ｂ、Ｃ、Ｄ、Ｅによ
り上記の回路の動作をよりよく理解することができよ
う。

タイムチャートＡは、再生クロック信号Ｆを表す。

タイムチャートＢは、第８図のレジスタ38Bから出力さ
れた受信クロック信号Fm0、Fm1、……Fm9を表す。

タイムチャートＣは、第８図のレジスタ38Bに入力され
る信号CFmを表す。

タイムチャートＤは、論理回路38Aの出力信号WBを表
す。

タイムチャートＥは、バッファ装置39のレジスタ61、6
2、63への書込み制御信号W1、W2、W3を表す。

第１図に示したトランスデューサークロック再生回路16
はメッセージを１つ受信すると、タイムチャートＡで表
される再生クロック信号Ｆを出力する。フレーム検出装
置37からフレーム開始デリミッタが存在していることを
示す信号SDが出力されると、第８図の論理回路38Aの出
力信号CFmは直ちに論理値「０」のパルスとなって受信
ワードクロック信号Fmを同期させる。フレーム開始フラ
グの後に伝送される最初の10ビットを受信した後、すな
わち、クロックＦの10倍の周期のワード期間Tmの最後
に、論理回路38Aからの信号WBは論理値「１」をとる。
このことはタイムチャートＤの時刻tlに示されている。
すると信号WBが第10図のシフトレジスタ33Aを始動させ
るので、タイムチャートＥに示された制御信号W1、W2、
W3がこのシフトレジスタ33Aの出力線に現れる。３つの
制御信号W1、W2、W3の周波数はすべてワード周波数Fm0
の1/3に等しい。さらに、制御信号W1は周波数Fm0に固定
され、制御信号W2は制御信号W1に対して１ワード周期Tm
遅延しており、制御信号W3は制御信号W1に対して２ワー
ド周期Tm遅延している。従って、第９図に示されたレジ
スタ61、62、63内のデータにアクセスできる期間はワー
ドクロックの周期Tmの３倍の長さに等しい。

第11図は、第９図のマルチプレクサ64に対する制御信号
R1とR2を発生させることのできる回路を表す図である。
この回路はバッファ装置39の制御回路33の一部分をも構
成する。この回路は第10図のシフトレジスタ33Aとまっ
たく同じシフトレジスタ33Bを備えている。このシフト
レジスタ33Bの並列入力線には同一のプリロード値が入
力される。このシフトレジスタ33Bの第３の出力線R3
は、自身の並列入力線にフィードバックされている。制
御入力線S1は強制的に「０」にされているのに対し、制
御入力線S0には信号RBが入力されている。シフトレジス
タ33Bのクロック入力線にはローカルワードクロック信
号fmが入力される。第10図の信号WBにより信号W1、W2、
W3が発生するのと同様にして、信号RBによりクロック信
号R1、R2、R3が発生する。ローカルワードクロック信号
fmと同期している信号RBは、統合装置内において、受信
ワードクロック信号Fmと同期している信号WBから得られ
る。この統合装置を用いると、同期状態を伝えるだけで
なく、信号WBのセッティングと信号RBのセッティングの
間に平均値で1.5Tmの長さの遅延を導入することもでき
る。この遅延は、レジスタ（61または62または63）の出
力線に同一のデータが保持されている3Tmの期間の間
に、表面上はこの出力が読出されるように決める。フレ
ーム終了フラグEDが受信された後には信号WBは論理値
「０」に戻り、しかも、クロック信号W1〜W3は所定の位
相で止められているため、クロック信号R1〜R3が同じ位
相になると信号RBは論理値「０」に戻る。信号RBは、バ
ッファ装置39の出力線に受信フレームのワードが存在し
ていることを示す。

論理アラームUF/OFは、クロック信号W1〜W3とクロック
信号R1〜R3の間の同期列に基づいている。第12図のタイ
ムチャートＦは信号RBを表す。また、タイムチャートＧ
はローカルワードクロック信号fmを表す。先の場合と同
様に、タイムチャートＨに示されている信号R1、R2、R3
は周波数がローカルワードクロック信号fmの周波数の1/
3に等しい。信号R1は信号fmと同期しており、信号RBが
時刻t2に現れるときに初めて出現する。

信号R2は信号R1に対してローカルワードクロック１周期
分遅延している。また、信号R3は信号R1に対してローカ
ルワードクロック２周期分遅延している。

上記の実施例の説明により、バッファ装置39のレジスタ
61、62、63は、受信ワードクロック信号を用いて同期さ
せた信号W1、W2、W3により書込みが制御され、これらレ
ジスタ61、62、63は、ローカルワードクロック信号fmか
ら得られるマルチプレクサ64の制御信号により読出され
ることがわかる。従って、ローカルクロック信号の位相
が再生クロック信号の位相に対してドリフトしたとして
も、受信されたワードはデコード装置に送られる。いず
れにせよ、フレームを十分に短くし、しかもローカルク
ロック信号のドリフトを十分に小さくして、メッセージ
の最後でのローカルクロック信号と再生クロック信号の
間の位相のずれが0.5Tm未満になるようにすることが好
ましい。しかしながら、このようになっていない場合で
も、レジスタを３個よりも多く備えるバッファ装置と、
対応する数の入力線を有するマルチプレクサを用意する
とよい。この場合、さらに、第10図と第11図の回路には
変更を施して、バッファ装置内のレジスタの数と同数の
段を有するシフトレジスタ33A、33Bを使用する必要があ
る。レジスタを３個備えるバッファ装置の場合について
の上記の説明は、任意の数Ｐ個のレジスタの場合に容易
に拡張することができる。従って、一般の場合への拡張
法についてこれ以上詳しく記述するのは無駄である。

バッファ装置39の下流においては、受信データの伝送
は、ローカルクロックfmに同期した信号のみを用いて行
うことができる。さらに、デコード装置10の入力レジス
タ36、このデコード装置10の出力レジスタ32とフリップ
フロップ32A、デマルチプレクサ31、レジスタ35、エラ
ー検出装置17に関しても同様である。

いうまでもないことだが、フラグがＮビットの任意の倍
数で構成されている任意のMB/NBコードに上記の実施例
を適用できる。しかし、上記の説明は、最小のビット数
からなるデータワードとコード化ワードを用いた場合の
簡単化されたコード化装置とデコード装置についてのも
のである。特に、データワードとコード化ワードのビッ
ト数がさらに大きい場合には、それに応じてコード化装
置とデコード装置も大規模なものになる。現在応用可能
な技術を考慮すると、本発明を実施する際の性能／コス
トの比が最大になるのは8B/10Bコードを選択する場合で
あることを指摘しておく。

【図面の簡単な説明】

第１図は、本発明によりトランスミッタ装置ならびにレ
シーバ装置の概略図であり、 第２図は、本発明によるトランスミッタ装置を詳細に示
した図であり、 第３図は、本発明によるレシーバ装置を詳細に示した図
であり、 第4A図と第4B図は、本発明によるコード化装置の構造な
らびに一実施例を示す図であり、 第5A図と第5B図は、本発明によるデコード装置の構造な
らびに一実施例を示す図であり、 第６図は、本発明による伝送制御装置の一実施例を示す
図であり、 第７図、第８図、第９図、第10図、第11図は、本発明に
よるトランスミッタ装置の一実施例の様々な要素を示す
図であり、 第12図は、本発明の装置の動作を説明するためのタイム
チャートである。 （主な参照番号） １……コード化装置、２、４……並−直列変換器、３、
８……制御兼シーケンス装置、10……デコード装置、10
A……ワイヤードロジック回路、10B……メモリ、13……
クロック発生装置、17……エラー検出装置、21……メモ
リ、23……送信制御装置、26、27……マルチプレクサ、
29……価数制御装置、29A……排他的ORゲート、29B……
フリップフロップ、33……制御装置、34……シフトレジ
スタ 37……フラグ検出装置 38……制御装置 39……バッファ装置 61、62、63……レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルネ バティスト フランス国 78310 エランクール モー ルパ アヴニュ クレサック 50 (56)参考文献 特開 昭60−74854（ＪＰ，Ａ)

Claims (29)

【特許請求の範囲】
1. 【請求項１】Ｍビットを含む各データワードを該データ
   ワードよりもビット数の大きなＮビットを含む対応する
   コード化ワードによりコード化して、各コード化ワード
   を直列に伝送し、該コード化ワードの列がメッセージを
   構成し、このメッセージの後には少なくとも１つのフラ
   グを直列に伝送するディジタルデータの伝送方法であっ
   て、 上記各コード化ワードが以下の性質を有する、すなわち ―論理値「１」または論理値「０」を連続して４個を越
   えて含むことがなく、 ―２個を越えて連続する論理値「１」または論理値
   「０」で始まることがなく、かつ、終わることもなく、 ―「価数」すなわち上記各コード化ワードを構成する論
   理値「１」と論理値「０」の数の差が、Ｎが奇数の場合
   は絶対値で１以下であり、Ｎが偶数のときは２以下であ
   り、 ＮビットまたはＮの倍数に等しいビット数を有するあら
   ゆるフラグが以下の性質を有する、すなわち、 ―論理値「１」または論理値「０」を連続して４個を越
   えて含むことがなく、 ―２個を越えて連続する論理値「１」または論理値
   「０」で始まることがなく、かつ、終わることもなく、 ―１個のフラグと、任意のメッセージから取り出した、
   このフラグと同じ長さの任意のコード化シーケンスとの
   間のハミング距離が少なくとも２に等しい ことを特徴とする伝送方法。
2. 【請求項２】上記Ｎが偶数であることを特徴とする特許
   請求の範囲第１項に記載の伝送方法。
3. 【請求項３】各フラグの価数がゼロである、すなわち、
   各フラグが論理値「１」と論理値「０」を同数含むこと
   を特徴とする特許請求の範囲第２項に記載の伝送方法。
4. 【請求項４】フラグの数が少なくとも２であり、任意の
   ２個のフラグの間のハミング距離が少なくとも２である
   ことを特徴とする特許請求の範囲第１〜３項のいずれか
   １項に記載の伝送方法。
5. 【請求項５】可能なデータワードの中で、所定のデータ
   ワードを価数がゼロの単一のコード化ワードに対応さ
   せ、その他の各データワードを価数がゼロでなく互いに
   符号が反対の２個のコード化ワードに対応させ、１個の
   データワードを価数の符号が互いに反対の２個のコード
   化ワードに対応させる場合には、このような１個のデー
   タワードは、上記の２個のコード化ワードのいずれか一
   方であって、メッセージ中に先に現れた価数がゼロでな
   いコード化ワードの価数と反対の符号の価数を有するコ
   ード化ワードによりコード化することを特徴とする特許
   請求の範囲第２〜４項のいずれか１項に記載の伝送方
   法。
6. 【請求項６】同一のデータワードに対応させた上記の２
   個の価数コード化ワードの符号が互いに反対であること
   を特徴とする特許請求の範囲第５項に記載の伝送方法。
7. 【請求項７】上記コード化ワードと上記フラグをNRZ型
   にコード化した後に直列に伝送チャネルに送ることを特
   徴とする特許請求の範囲第１〜６項のいずれか１項に記
   載の伝送方法。
8. 【請求項８】上記データワードが８ビットを含み、上記
   コード化ワードが10ビットを含み、上記フラグが20ビッ
   トを含むことを特徴とする特許請求の範囲第２〜７項の
   いずれか１項に記載の伝送方法。
9. 【請求項９】上記データワードは、ユーザーワードがす
   べて同一の長さである場合にはこれらユーザーワードか
   ら直接得られ、これらユーザーワードが上記データワー
   ドの長さの倍数である場合には多重化後に得られ、後者
   の場合には受信されたデータワードを分割して上記ユー
   ザーワードを再構成することを特徴とする特許請求の範
   囲第１〜８項のいずれか１項に記載の伝送方法。
10. 【請求項１０】上記メッセージをフレームとして伝送
    し、各フレームには所定数のユーザーワードを包含さ
    せ、このメッセージ中のこれらユーザーワードには、該
    ユーザーワードに対して「リード−ソロモン」型のコー
    ド化を行うことにより得られたキーワードを付加し、上
    記ユーザーワードと受信されたフレーム中のキーワード
    とを、「リード−ソロモン」型のエラー検出方法および
    ／またはエラー訂正方法により処理することを特徴とす
    る特許請求の範囲第１〜９項のいずれか１項に記載の伝
    送方法。
11. 【請求項１１】Ｍビットを含むデータワードを並列に受
    信して、該データワードよりもビット数の大きなＮビッ
    トを含むコード化ワードを並−直列変換器（２）に向け
    て並列に出力するコード化装置（１）と、制御信号およ
    び同期信号を上記コード化装置（１）と上記並−直列変
    換器（２）に向けて出力する制御装置（３、23）に接続
    されたローカルクロック発生装置（13）とを備えてお
    り、メッセージを構成する一連のコード化ワードとフラ
    グとを直列に出力するディジタルデータの伝送システム
    用トランスミッタ装置であって、 上記コード化装置（１）が、各データワードと制御信号
    とに応じて以下の性質を有するコード化ワードまたはフ
    ラグ、すなわち ―論理値「１」または論理値「０」を連続して４個を越
    えて含むことがなく、 ―２個を越えて連続する論理値「１」または論理値
    「０」で始まることがなく、かつ、終わることもない コード化ワードまたはフラグを発生させる手段（21）を
    備え、 各コードワードは、Ｎが奇数のときは絶対値が１以下の
    価数であり、Ｎが偶数のときは絶対値が２以下の価数で
    あり、フラグと、このフラグと同数の連続ビットからな
    る、任意のメッセージから取り出されたあらゆるシーケ
    ンスとの間のハミング距離が２以上であり、上記フラグ
    がＮビットを含むか、あるいは、Ｎビットの倍数を含む
    かに応じて、上記コード化装置（１）がフラグまたはフ
    ラグの一部分を出力可能であることを特徴とするトラン
    スミッタ装置。
12. 【請求項１２】上記コード化装置が、価数がゼロのフラ
    グを発生させる手段（21）を備えることを特徴とする特
    許請求の範囲第11項に記載のトランスミッタ装置。
13. 【請求項１３】上記コード化装置が、任意の２個のフラ
    グの間のハミング距離が２以上であるフラグを発生させ
    る手段（21）を備えることを特徴とする特許請求の範囲
    第11項または第12項に記載のトランスミッタ装置。
14. 【請求項１４】上記コード化装置（１）が、選択信号
    （AC）の論理値に応じて、同一のデータワードに対応す
    るゼロでない互いに反対の符号の価数を有する２個のコ
    ード化ワードのうちの一方のコード化ワードを発生させ
    る手段を備え、このコード化装置はさらに、価数がゼロ
    でないコード化ワードの価数を示すフラグ（DC）と、上
    記価数表示フラグ（DC）の論理値に応じて上記選択信号
    を出力する選択装置（29）を備えており、メッセージ中
    に先に現れた価数がゼロでないコード化ワードの価数と
    符号が反対の価数を有するコード化ワードが上記の２個
    のコード化ワードの中から選択されることを特徴とする
    特許請求の範囲第11〜13項のいずれか１項に記載のトラ
    ンスミッタ装置。
15. 【請求項１５】上記価数表示フラグ（DC）は、上記コー
    ド化ワードの価数がゼロのときには論理値「０」をと
    り、上記コード化ワードの価数がゼロでない場合には論
    理値「１」をとり、上記選択装置は、２入力の「排他的
    OR」ゲート（29A）の出力線に入力線が接続されたフリ
    ップフロップ（29B）を備え、上記「排他的OR」ゲート
    の第１の入力線には上記価数表示フラグが入力され、第
    ２の入力線は上記フリップフロップ（29B）の出力線に
    接続され、この出力線からは上記選択信号（AC）が出力
    されることを特徴とする特許請求の範囲第14項に記載の
    トランスミッタ装置。
16. 【請求項１６】上記コード化ワードと上記価数表示フラ
    グを発生させる上記手段が、Ｍ本のアドレス線には上記
    データワードが入力され、１本の補助アドレス線にはフ
    ラグ制御信号（AFL）が入力されるメモリ（21）で構成
    され、このメモリ（21）は、入力されたアドレスに応じ
    て、コード化ワードまたはフラグまたはフラグの一部分
    を含むＮビットのワードを出力することを特徴とする特
    許請求の範囲第11〜15項のいずれか１項に記載のトラン
    スミッタ装置。
17. 【請求項１７】上記メモリ（21）が、上記選択装置（2
    9）のフリップフロップ（29B）の出力に接続された補助
    アドレス線を１本備えることを特徴とする特許請求の範
    囲第15項または第16項に記載のトランスミッタ装置。
18. 【請求項１８】上記コード化装置（１）が８ビットのワ
    ードを受信して10ビットのワードを出力することを特徴
    とする特許請求の範囲第11〜17項のいずれか１項に記載
    のトランスミッタ装置。
19. 【請求項１９】上記コード化装置（１）の入力線がマル
    チプレクサ（26、27）の出力線に接続され、このマルチ
    プレクサは、Ｍ本の出力線とＭの倍数の本数の入力線を
    有することを特徴とする特許請求の範囲第11〜18項のい
    ずれか１項に記載のトランスミッタ装置。
20. 【請求項２０】Ｍビットの整数倍のビットを備えるユー
    ザーワードを受信して、出力線からは同じビット数のキ
    ーワードを出力する「リード−ソロモン」型のキー発生
    装置（15）を含み、このキー発生装置の出力線が上記マ
    ルチプレクサの入力に接続されていることを特徴とする
    特許請求の範囲第11〜19項のいずれか１項に記載のトラ
    ンスミッタ装置。
21. 【請求項２１】伝送線からの入力信号をもとにしてクロ
    ック信号（Ｆ）を発生させるクロック再生回路（16）
    と、上記クロック信号（Ｆ）を用いて同期させる、入力
    線には上記入力信号が入力される直−並列変換器（４、
    34）と、この直−並列変換器（４、34）から出力される
    Ｎビットのワードが入力されるデコード装置（10）と、
    受信信号中にフラグがあるかないかを検出してフラグを
    同定し、同定されたフラグが何であるかに応じてサービ
    ス信号（SD、ED、Ｔ）を出力する検出装置（37）と、上
    記クロック信号（Ｆ）を受信して、上記サービス信号に
    応じた制御信号およびシーケンス信号を上記デコード装
    置（10）に向けて出力する制御兼シーケンス装置（８、
    38）とを備えるディジタルデータ伝送システム用のレシ
    ーバ装置であって、 上記デコード装置の入力に入力されているＮビットの各
    ワードの性質に応じて、該デコード装置は、Ｎビットが
    コード化ワードを構成する場合には、このＮビットより
    もビット数の小さなＭビットのデータワードを出力し、
    Ｎビットがコード化ワードをまったく構成しない場合に
    はエラー信号（Ｅ）出力することを特徴とするレシーバ
    装置。
22. 【請求項２２】上記デコード装置（10）が上記直−並列
    変換器（４、34）から出力されたワードが入力されるＮ
    本のアドレス線を有するメモリを備え、このメモリは、
    入力されたアドレスに応じて、コード化ワードまたはエ
    ラー信号（Ｅ）に対応するデータワードを構成するＭビ
    ットのワードを出力することを特徴とする特許請求の範
    囲第21項に記載のレシーバ装置。
23. 【請求項２３】上記デコード装置（10）が、Ｎ本の入力
    線を有するワイヤードロジック回路（10A）と、Ｎ本の
    アドレス線と１本のみの出力線を有するメモリ（10B）
    とを備え、上記ワイヤードロジック回路の入力線と上記
    メモリのアドレス線には上記直−並列変換器（４、34）
    から出力されたワードが入力され、上記ワイヤードロジ
    ック回路の出力からはＭビットのデータワードが出力さ
    れ、入力されたアドレスに対応するコード化ワードがま
    ったくない場合には上記メモリからエラー信号（Ｅ）が
    出力されることを特徴とする特許請求の範囲第21項に記
    載のレシーバ装置。
24. 【請求項２４】上記レシーバ装置が上記クロック信号の
    周波数Ｆの近傍の周波数ｆを有するローカルクロック発
    生装置（13）を備え、上記制御兼シーケンサ装置（８、
    38）は、上記クロック信号（Ｆ）と上記サービス信号と
    から周期Tmに対応する周波数F/Nのワードクロック信号
    を発生させ、Ｐ段（61、62、63）のバッファメモリ（3
    9）は、上記直−並列変換器（４、34）の出力と上記デ
    コード装置の入力の間に配置され、バッファ制御装置
    （33）は、周波数がF/（Ｐ・Ｎ）である各段への書込信
    号（W1、W2、W3）を出力し、段ｉへの書込信号は段Ｐへ
    の書込信号と比べて位相が値iTmずれており、上記バッ
    ファ制御装置（33）は、上記ローカルクロックからの信
    号（ｆ）をもとにして得られた周波数がf/（Ｐ・Ｎ）で
    ある各段の読出信号（R1、R2）を発生させ、メッセージ
    の先頭では、読出しの瞬間が同一の段への書込みの瞬間
    に比べて時間（Ｐ・Tm）/2だけ遅延していることを特徴
    とする特許請求の範囲第21〜23項のいずれか１項に記載
    のレシーバ装置。
25. 【請求項２５】上記バッファメモリ（39）の段は、入力
    が並列に接続され、出力がＰ・Ｎ本の入力線とＮ本の出
    力線を有するマルチプレクサ（64）の入力に接続された
    複数個のＮビットのレジスタ（61、62、63）により構成
    され、上記書込信号（W1、W2、W3）は、それぞれ上記レ
    ジスタ（61、62、63）の書込制御端子に入力され、上記
    読出信号（R1、R2）は上記マルチプレクサ（64）の選択
    端子に入力されていることを特徴とする特許請求の範囲
    第24項に記載のレシーバ装置。
26. 【請求項２６】上記デコード装置（10）を、ローカルク
    ロック信号（ｆ）をもとにして得られた周波数がf/Nの
    ローカルワードクロック信号（fm）を用いて同期させる
    ことを特徴とする特許請求の範囲第24項または第25項に
    記載のレシーバ装置。
27. 【請求項２７】上記直−並列変換器（４、34）が、シフ
    トレジスタを構成するように接続された少なくとも20個
    のフリップフロップで構成され、これら20個のフリップ
    フロップの出力線は、上記フラグ検出装置（37）の20本
    の入力線に接続され、上記デコード装置（10）は、10本
    の入力線と８本の出力線を有することを特徴とする特許
    請求の範囲第21〜26項のいずれか１項に記載のレシーバ
    装置。
28. 【請求項２８】上記デコード装置（10）の出力線に出力
    されているデータワードが、Ｍ本の入力線とＭの倍数の
    本数の出力線を有するデマルチプレクサ（31）の入力線
    に入力されていることを特徴とする特許請求の範囲第21
    〜27項のいずれか１項に記載のレシーバ装置。
29. 【請求項２９】上記デコード装置（10）から出力された
    データワードの整数倍を含むワードが入力される「リー
    ド−ソロモン」型のエラー検出装置（17）を備えること
    を特徴とする特許請求の範囲第21〜28項のいずれか１項
    に記載のレシーバ装置。