JPH0746498B2 - 改良されたアドレス・カウンタを有する半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に関するものである。もつと
詳細にいえば、本発明はシリアル入出力モードを有する
ダイナミツク・メモリ装置のためのデータ入力／出力回
路に関するものである。

〔従来の技術とその問題点〕

ダイナミツクMOS読出し／書込みメモリ装置は、全体的
には、White,McAdamsおよびRedwine名の米国特許第4,08
1,701号（16KダイナミツクRAM）またはMcAlexander,Whi
teおよびRao名の米国特許第4,239,993号（64Kダイナミ
ツクRAM）に開示されているように構成されている。前
記特許はいずれもテキサス・インスツルーメンツ社に譲
渡されている。これらの先行技術においては、データ入
力／出力は１ビツト形式であつた。Redwine,Whiteおよ
びRao名で受付けられ、そしてまたテキサス・インスツ
ルーメンツ社に譲渡された米国特許第4,330,852号で
は、データ入出力に対しランダム・アクセスとシリアル
・アクセスの両方の性能を有するダイナミツクRAが開示
されている。

メモリ装置の製造のさいには、もし単一チツプの設計が
大量に製造されるならば、いくつかの異なる設計のもの
を少数個つくるよりは、はるかに経済的である。けれど
も、DRAMに対し、いくつかの異なる形のデータ入出力性
能が、さまざまな特別注文によつて要求される。これら
の例としては、ニブル・モード（４ビツト・シリア
ル）、バイト・モード（８ビツト・シリアル）、拡張ニ
ブルなどがある。これらのそれぞれは、異つた入出力回
路を必要とし、したがつて、異つたチツプ設計が要求さ
れる。

〔発明が解決しようとする問題点〕

本発明の主要な目的は、高集積度ダイナミツクRAM装置
のための、特に、シリアル・データ入出力モードのため
の、改良されたデータ入力／出力回路をうることであ
る。本発明の別の目的は、製造工程の後の段階で比較的
簡単な変更を行なうことにより動作モードを変更するこ
とができる、CMOSダイナミツクRAMに対するデータ入力
／出力回路をうることである。さらに別の目的は、高速
でかつ低消費電力である、シリアルデータ入出力回路を
うることである。

〔問題点を解決するための手段〕

本発明の一側面による半導体メモリ装置は、記憶用セル
の行および列のアレイと、行アドレスを受取り、かつ、
前記行アドレスに応答して前記セルの前記行の中の１つ
の行を作動させる行アドレス指定装置と、列アドレスを
受取り、かつ、前記列アドレスに応答して、作動状態に
ある前記行から前記セルの複数個の列を選定して列出力
データを供給する複数の列アドレス・ビット・バッファ
を含む列アドレス指定装置と、を有し、前記列アドレス
指定装置内の前記列アドレス・ビット・バッファの内の
１組の列アドレス・ビット・バッファはアドレス・カウ
ンタとして働き、このアドレス・カウンタは制御信号に
応答して前記列アドレスの選定されたビットを受取って
記憶アドレスを提供し、前記アドレス・カウンタはアド
レス制御入力に応答して前記記憶アドレスを別の記憶ア
ドレスにインクリメントする装置と、前記記憶アドレス
に応答して前記列出力データを出力端子に接続する装置
とを含む、半導体メモリ装置である。

本発明の１つの実施例により、半導体ダイナミツク読出
し／書込みメモリ装置は、いわゆるニブル・モード、バ
イト・モード、または拡張ニブル・モードのような、シ
リアル・データ入力／出力モードを有する。この装置
は、選定された行からデータを呼び出すために、改良さ
れたアドレス・カウンタ回路を用いる。シリアル・モー
ドが開始される時、最初の列アドレスがラツチされ、そ
してカウンタは、最初のアドレスで出発して、プログラ
ムされた数のビツトだけ進む。シリアル・モードで用い
られるビツトの数は、金属・マスク・プログラミングに
よつて選定される。スピードが損われるのを避けるため
に、このモードに対する制御が検出される前に、ルツク
・アヘツド回路がシリアル・モードに対して設定を開始
する。

〔実施例〕

本発明の新規な特徴は特許請求の範囲に開示されてい
る。けれども、本発明それ自身およびその他の特徴と利
点は、添付図面を参照しての以下の詳細な説明によつて
よりよく理解されるであろう。

第１図は、本発明によつて構成されたシリアル・データ
入出力回路を使用することができる半導体読出し／書込
みメモリの１つの実施例のブロツク線図である。この装
置はいわゆる１メガビツトのサイズの装置である。すな
わち、この装置は、行と列のアレイの中に2²⁰個のメモ
リ・セルを有する、すなわち、1,048,576個のメモリ・
セルを有する。このアレイは４個の同等なブロツク10a,
10b,10cおよび10dに分けられている。それぞれのブロツ
クは262,144個のセルを有する。それぞれのブロツクの
中には、512個の行線がある。これらの行線はいずれも
行デコーダ11aまたは11bの中の１つのデコーダに接続さ
れる。行デコーダ11aまたは11bのおのおのは、線14と行
アドレス・ラツチ13を通して、アドレス入力ピン12から
の10ビツト行アドレスの中の９ビツトを受け取る。10ビ
ツト列アドレスもまた、時間多重化方式で、入力ピン12
に加えられる。この列アドレスはバツフア15に結合され
る。このバツフアは、本発明に従い、下記で説明される
ように、シリアル・入出力機能のためのカウンタを有す
る。８個のデータ入出力線16がこのアレイの中央に配置
される。これらの８個の線の中の１つの線が、８の１選
択器17によつて、データ入力のためにまたはデータ出力
のために選択される。この選択器17からの１個の入出力
線が、バツフアを通して、データ入力ピン18およびデー
タ出力ピン19に接続される。選択器17は、線20によつ
て、列アドレス・バツフア15から３ビツトの列アドレス
を受取る。16個の線16の中の２個の線は、入出力線21に
よつて、ブロツク10a,10b,10cおよび10dにそれぞれ接続
される。16の２列選択は、バツフア15からの線23上の３
ビツトの列アドレスを用いて、それぞれのブロツクに対
し、16個の第１レベル中間出力バツフア22の中で実行さ
れる。16の１列選択は、バツフア15からの線25上の４ビ
ツトの列アドレスを用いて、10aから10dまでのそれぞれ
のブロツクの中で、16個の第２レベル中間出力バツフア
24の16個の組のそれだれの中で実行される。それぞれの
ブロツクの中の512個のセンス・アンプ26の中の１つ１
つがこのアレイの列の中の１つに接続される。（それぞ
れの列は２個の列線ハーフ、すなわち、２個の「ビツト
線」で構成される。）それぞれのバツフア24は２個の列
の中の１つに結合される。この選択は、バツフア13から
の行アドレスの線27上の１ビツトに基づいて、行なわれ
る。

このメモリ装置は、行アドレス・ストローブ▲▼
を入力ピン28上で受取り、および列アドレス・ストロー
ブ▲▼を入力ピン29上で受け取る。読出し動作ま
たは書込み動作の選択は、入力ピン30上のR/制御信号
によつて行なわれる。クロツク発生器および制御回路31
は、すべての内部クロツクと制御信号を、必要な時発生
する。１ビツト読出し（または書込み）の場合には、第
1a図に示された順序で▲▼と▲▼がゼロに
降下し、そして１ビツト読出し（または書込み）が起こ
る。けれども、シリアル・モードを開始するために、図
示されているように、▲▼電圧がトグルされて、
図示されているように多重データ・ビツトがアクセスさ
れる。本発明により、バツフア15内のアドレス・カウン
タは、それがシリアル・モード動作状態にあるかどうか
がわからなくても、最初の▲▼降下の後、シリア
ル・モードに対し設定される。

このアレイのそれぞれのブロツクは、前記特許第4,239,
993号または第4,081,701号に開示されているように、通
常の方式に従つて２行のダミー・セル32を有する。

第２図は、10aから10dまでのブロツクの中の１つのブロ
ツクの一部分に対し、入出力線16と中間出力バツフア22
および24と、センス・アンプ26をより詳細に示した図面
である。１つのブロツクの中には、16個の中間出力バツ
フア22がある。この図面では、この16個の中間出力バツ
フアは22−1,…,22−16で示されている。22−１から22
−８までのバツフアは、線16の中でこのブロツクのため
の１つの線と接続された８個の一群のバツフアであり、
および22−９から22−16までのバツフアは、線21によつ
て、線16の中でこのブロツクに対する線のうちの他の１
つと接続された８個の他の群のバツフアである。バツフ
ア22−1,…,22−16のそれぞれのバツフアに対し、16個
の１組のバツフア24がある。この図面では、これらの組
は24−1,…,24−16で示されている。（それぞれの組の
中には、16個のバツフアがある。）16個のバツフア24の
それぞれの組に対し、32個の一群のセンス・アンプ26が
そなえられる。それぞれのセンス・アンプ26はビツト線
33の中の２個の線に接続される。（１列は２個のビツト
線に等しい、すなわち、２個の列線ハーフに等しい。）
このメモリ・セル・アレイの中で、512個の行線34がビ
ツト線33と交差している。ダミー行線32がまた、下記で
説明されるように、ビツト線33と交差している。２個の
ダミー線の中の１つの線が、９ビツト行アドレス14の中
の１ビツトを用いて、行デコーダ11a,11bによつて選定
される。

バツフア13からの行アドレスの第10ビツトは、線27によ
つて、センス・アンプ26のためのマルチプレツクス回路
に加えられ、それにより、それぞれの対の２個のセンス
・アンプの中のいずれが、線37によつて、それぞれのバ
ツフア24に接続されるかを選択する。このブロツクの中
に、16対のデータ線・データ・バー線38および39があ
り、これらの対のおのおのは、一方側において、線40に
よつて選定されたバツフア24に結合され、他方側におい
て、線41によつて選定されたバツフア22に接続される。
入出力は、書込み動作に対し、線38および39の２重レー
ルからデータ入出力線16の単一レールに変わる。

第３図は第２図の回路の一部分をより詳細に示した図面
である。16個のバツフア24−１の組と連結されるセンス
・アンプ26が示されている。バツフアのこの組に対し、
実際には、32個のセンス・アンプ26がある。16個のバツ
フア24−１のこの組は、この図面では、24−１−１から
24−１−16までの番号で示されている。個個のセンス・
アンプ26は、それぞれ２個のビツト線33を、いわゆる、
折り返しビツト構造で有する。したがつて、２個のダミ
ー行32はいずれもセンス・アンプの同じ側にある。行線
34はビツト線と交差し、そして行線とビツト線の交差点
にメモリ・セルがある。センス・アンプ26のおのおのの
対に対するマルチプレクサ42は、線27上のアドレス・ビ
ツトに基づいて、線37によつて、それぞれのバツフア24
−１−1,24−１−２などに接続する１つのセンス・アン
プを選択する。線25上の４個の列アドレス・ビツトに基
づいて、24−１−１から24−１−16までの16個のバツフ
アの中の１つのバツフアだけが、任意の１つの時刻にお
いて、選定される。したがつて、線40によつて、１つの
バツフアだけが、線38,39に、または線38,39から、デー
タの読出しまたは書込みビツトを結合して動作するであ
ろう。第３図のバツフア22−１は、２重レール入出力線
38,39をこの群に対する単一レール入出力線16に結合す
るために、線23上の３ビツトによつて供給される16の２
セレクトによつて、選択される、または選択されない。

第４図は、バツフア24の中の１つのバツフア、例えば、
第３図のバツフア24−１−１と、バツフア22の中の１
つ、例えば、バツフア22−１の詳細図である。マルチプ
レクサ42は４個のトランジスタで構成される。２個のト
ランジスタ43の中の１つのトランジスタは線27上のアド
レス・ビツトによつて選定され、および他のトランジス
タはその補数によつて選定される。すなわち、これらの
トランジスタはセンス・アンプ選択信号SAS1およびSAS2
によつて選定され、その際、読出し（または書込み）動
作中は、これらのトランジスタ43の中の１つのトランジ
スタだけがオンである。読出しの場合には、トランジス
タ43の中の選定されたトランジスタを通るただ１つの経
路が存在する。書込みの場合には、トランジスタ44の中
の１つのトランジスタがアドレス・ビツト27によつてオ
ンになる。ただし、このアドレス・ビツト27は、R/制
御30が書込み状態にある時に有効である、制御回路31か
らの書込み制御信号Ｗと論理積がとられて、これらのト
ランジスタに加えられる。したがつて、センス・アンプ
26の入力または出力である線45は、読出しに対しては単
一終端であり、そして書込みに対してはデユアル・レー
ルである。すなわち、読出し状態では、トランジスタ44
の両方がオフで、トランジスタ43の中の１つのトランジ
スタだけがオンであり、一方、書込み状態では、１つの
トランジスタ43とそれに関連したトランジスタ44が導電
状態にある。マルチプレクサ42に対する入力・出力線37
は、バツフア24−１−１の中のトランジスタ46および47
のソース・ドレイン路を通して、線38および39に接続さ
れる。トランジスタ46および47は接続点48上のＹ選択情
報によつて制御される。このＹ選択情報は16の１デコー
ダ49から来る。この16の１デコーダ49は、線25を通し
て、４ビツト列アドレスを受取る。トランジスタ50はま
た接続線48上のＹ選択信号によつて制御される。このト
ランジスタ50はインバータ・トランジスタと直列に接続
される。このインバータ・トランジスタはＰチヤンネル
・プリチヤージ回路と負荷回路を有する。単一終端読出
し動作では、（接続点48が高レベルで、そしてトランジ
スタ50がオンであることにより）バツフア24−１−１が
選定される時、このインバータは、接続点51上に、接続
点52上のデータ・ビツトの補数を置く働きをする。した
がつて、選定されたセンス・アンプからのデータ・ビツ
トは、接続点51から、トランジスタ47と線39とを通り、
バツフア22−１の接続点59に結合される。読出し動作の
さい、トランジスタ46と線38は何の機能も実行しない。
接続点52が低レベルである時、Ｐチヤンネル・トランジ
スタ53はオンであり、そして接続点51は電源電圧V_ddに
保たれる。同様に、接続点51が低レベルである時、Ｐチ
ヤンネル・トランジスタ54がオンに保たれ、そして接続
点52が高レベルに保たれる。接続点51および52のいずれ
も、Ｐチヤンネル・トランジスタ55によつて、高レベル
にプリチヤージされる。このＰチヤンネル・トランジス
タ55は、▲▼が高レベルに進んだ後、プリチヤー
ジ・サイクルにおいて（回路31によつて発生する）低レ
ベルに進むプリチヤージ電圧を受取る。

第４図のバツフア22−１は、線23と16−２デコーダ56上
のアドレス・ビツトからのＹ選択情報によつて、制御さ
れる。したがつて、もしこのバツフアが選定されるなら
ば、接続点57は高レベルである。この状態はトランジス
タ58をオンにし、そして線39または接続点59上のデータ
が３段階60,61および62によつて増幅されることが可能
となり、それにより、接続点63が駆動される。読出しに
対しては、NANDゲート65に加えられた制御回路31からの
読出しコマンドＲにより、相補形トランジスタ対64がオ
ンである。すなわち、R/が高レベルであつて読出し動
作を定める時、その時にはＲは高レベルであり、そして
トランジスタ64は２個共にオンである。この時点におい
て、書込み制御Ｗが低レベルであるために、相補形トラ
ンジスタ対66および67がオフである。したがつて、線39
上のデータ・ビツトは、読出し動作の間、接続点59と、
カスケード接続されたインバータ60,61および62と、接
続点63と、トランジスタ64とを通して、線16を制御す
る。他方、書込み動作の間は、トランジスタ対66および
67はオンであり、そしてトランジスタ対64はオフであろ
う。したがつて、接続点59（および線39）は、トランジ
スタ67を通して線16からデータ・ビツトを受取り、およ
び接続点63（および線38）はこのビツトの補数を受取る
であろう。このようにして、書込み中、（線16上の）単
一レールから（線38,39上の）２重レールに変換され
る。デユアル・レール書込みデータは、線38,39から、
トランジスタ46と47の両方を通り、それから１つの選定
されたトランジスタ対43,44を通り、センス・アンプ26
の中の１つに結合される。

第５図はセンス・アンプ26の中の１つのセンス・アンプ
の詳細図である。この図面にはまた、このセンス・アン
プのための２個のビツト線33と、これらのビツト線に垂
直な512個の行線34の中の４個とが示されている。この
センス・アンプはCMOS交差結合フリツプ・フロツプ70を
使用する。このフリツプ・フロツプはＮチヤンネル・ト
ランジスタ71とＰチヤンネル・トランジスタ72を有す
る。センス接続点73および74は、隔離用トランジスタ75
および76のソース・ドレイン路を通して、ビツト線33に
接続される。フリツプ・フロツプ70のアース側の接続点
78は、２個のＮチヤンネル・トランジスタ79および80を
通して、アースに接続される。この２個のＮチヤンネル
・トランジスタは、それぞれ、それらのゲートに、セン
ス・クロツクS1およびS2を有する。トランジスタ79は、
トランジスタ80よりずつと小形である。そして、クロツ
クS1が最初に起こり、したがつて、最初のセンシングは
低利得状態にあり、そしてＮチヤンネル・トランジスタ
71によつて実行される。V_dd側では、接続点81は、Ｐチ
ヤンネル・トランジスタ82を通して、電源に接続され
る。このＰチヤンネル・トランジスタの中の１つのトラ
ンジスタのゲートはセンス・クロツク▲▼に接続さ
れ、そして他のトランジスタのゲートは遅延した▲
▼に接続される。センス・クロツク▲▼はS2の補
数である。したがつて、Ｐチヤンネル・トランジスタ72
は、第２クロツクS2が作動される時だけ、動作を開始す
る。２期間センス動作がある。すなわち、まずS1があ
り、次にS2および▲▼がある。トランジスタ対79,8
0とトランジスタ82は、ブロツク10aおよび10b内の他の
すべてのセンス・アンプ、すなわち、1024個のセンス・
アンプに共通に有する。接続点78は、Ｅが高レベルであ
る時、トランジスタ83によつてV_ddの約半分までプリチ
ヤージされる。

ビツト線33は、３個のトランジスタ84を通して、プリチ
ヤージされおよび等化される。これらのトランジスタ84
のゲートには、等化クロツク電圧Ｅが加えられる。これ
らのトランジスタ84の中の２個のトランジスタのソース
は基準電圧V_refに接続される。この基準電圧の大きさは
V_ddの約半分であり、したがつて、チツプ電源V_ddからビ
ツト線全体をプリチヤージするのに必要な正味の電荷
は、小さいかまたはゼロである。すなわち、それぞれの
センス・アンプに対し、１つの線33が高レベルでありそ
して他の線は低レベルであり、したがつて、１つの線が
他の線を充電し、そしてV_refは生ずるかも知れない差分
だけを供給すればよい。▲▼が高レベルに進む
時、能動サイクルの終了の後、制御回路31の中にクロツ
クＥが発生する。

それぞれのメモリ・セルは、コンデンサ85とアクセス・
トランジスタ86とで構成される。１つの行の中の512個
のアクセス・トランジスタ86のゲートは、すべて行線34
に接続される。このブロツクの中の512個の中のただ１
つの行線34だけが１つの任意の時刻においてオンであ
り、したがつて、１つのメモリ・セル・コンデンサ85だ
けが与えられたセンス・アンプ26に対するビツト線33に
接続される。記憶用コンデンサ85の静電容量に対するビ
ツト線の静電容量の比を小さくするために、ビツト線33
のそれぞれの対に対し、多数のビツト線セグメント87が
用いられる。これらのセグメント87の中の１つのセグメ
ントだけが、トランジスタ88の中の１つのトランジスタ
によつて、与えられた時刻にビツト線33に結合される。
例えば、それぞれのセグメント87に32個のセルを接続す
ることができ、したがつて、ここに開示されている実施
例において、それぞれのセンス・アンプに対し16個のこ
のようなセグメント87がなければならない（16×32＝51
2）。行デコーダ11aまたは11bは、線14からの同じ９個
のアドレス・ビツトの中の一定のアドレス・ビツトに基
づいて、このデコーダが512の１行線34を選定する時、
セグメント選択信号SSによつて16個の線89の中の適当な
線を選択する。

ダミー行32では、１対のダミー・セルがビツト線33のそ
れぞれの対に対して設けられる。これらのダミー・セル
はダミー・コンデンサ90とアクセス・トランジスタ９と
によつて構成される。選定された記憶用セルが左側のビ
ツト線33上にある場合、通常の方式に従つて、右側のダ
ミー・セルがデコーダ出力線92の中の１つの線によつて
行デコーダ11a,11bの中で選定される。また、この逆も
可能である。ダミー・セル行32のこれらの線92の一方ま
たは他方を選定するために、行アドレスの中の１ビツト
が行デコーダの中で用いられる。

第６図は、このメモリ装置の動作の順序を単一ビツト読
出し動作に対して説明した図面である。動作サイクル
は、時刻T0に、RAS電圧が＋５からゼロに降下して開始
される。この例は読出しサイクルであり、したがつて時
刻T0において、R/入力電圧は＋５である。T0以前の時
間はプリチヤージ・サイクルであり、その時間中は等化
信号Ｅは高レベルであり、したがつて、すべてのビツト
線33とすべての接続点78はV_ref電圧にまでプリチヤージ
されている。このV_ref電圧は約1/2V_dd、すなわち、約＋
2.5であると仮定される。すべての線89上のセグメント
選択信号SSは、このプリチヤージ・サイクル中、また高
レベルに保たれる。したがつて、すべてのセグメント87
はV_ref電圧までまたプリチヤージされる。T0にRASが降
下すると、T1に等化信号Ｅが降下を起こし、それによ
り、ビツト線３の対は相互にもまたV_refからも隔離され
る。それから、セグメント選択電圧SSが降下し、すべて
のセグメント87がビツト線33から隔離される。行デコー
ダ11a,11bが行アドレスに応答するとすぐ、X_wdおよびX
_dum電圧は、選定された512の１行線34および選定された
２の１ダミー線92上で、上昇を開始する。同時に、線89
の中の１つの線上のセグメント選択電圧が高レベルにな
る。これらのアドレス電圧X_wd、X_dumおよびSSはV_ddレベ
ルまでは比較的ゆつくり上昇する。センシングが開始さ
れた後、SSおよびX_wdはV_dd以上に上昇して、アクセス・
トランジスタ86および88の両端間のV_t降下を打消す。ダ
ミー・セルの機能は最初のセンシングの間に完了するか
ら、この時点でX_dum電圧が降下する。そして、ダミー・
コンデンサがビツト線から非結合にされ、したがつて、
これらのコンデンサはプリチヤージされることができ
る。時刻T2に、センス・アンプ26はS1電圧が高レベルに
進むことによつてまず作動され、高インピーダンスＮチ
ヤンネル・トランジスタ79がオンになる。このことは、
記憶用セルとダミー・セルとの差動電圧によつて得られ
る隔離よりも、ビツト線33をさらに隔離することを開始
する。しかし、トランジスタ72を通つて電源V_ddから電
流が流れる前に、時刻T3にＴ電圧が降下し、それによ
り、ビツト線33がセンス接続点73および74から隔離され
る。Ｔ電圧が降下した後、センス電圧S2が上昇し、した
がつて、大形トランジスタ80が導電を開始する。また、
▲▼が降下し、したがつて、１つのＰチヤンネル負
荷トランジスタ82が導電を開始する。わずかの遅延の
後、▲▼が降下し、そして他のＰチヤンネル・ト
ランジスタ82が導電を開始する。時刻T4にS2が上昇しお
よび▲▼が降下した後、Ｔ電圧はV_ddまで上昇す
る。隔離用トランジスタ75,76がオンに戻つた後の時刻T
5において、センシングが完了し、そして１つのビツト
線33が高レベルでありおよび他のビツト線はゼロ・レベ
ルである。したがつて、センス・アンプ選択電圧SAS1ま
たはSAS2はオンになり、ビツト線の中の１つのビツト線
が、第４図の線45および37を通して、接続点52に接続さ
れる。このすぐ後に、デコーダ49および56からのY_sel−
１出力およびY_sel−２出力は接続点48および57で有効で
あり、したがつて、選定されたデータ・ビツトは線16上
で有効になり、そしてそのすぐ後に、出力ピン19上で有
効になる。

第７図は、列アドレス・バツフア15の詳細図である。こ
の例では、バツフア15の３個の最小桁のビツトは、３段
階100,101,102で構成される、本発明による３段階カウ
ンタを有する。すなわち、列バツフアの最小桁のビツト
15−０はそれに関連した段階100を有し、次のビツト15
−１は段階101を有し、およびビツト15−２は段階102を
有する。列アドレス・バツフアの15−３から15−９まで
のビツトは、この実施例では、カウンタ段階を有してい
ない。ただし、もし拡張ニブル・モード（16ビツト、32
ビツト等の1024ビツトまでを用いる）を用いるならば、
その場合には、列アドレス・バツフアのもつと多くの段
階（または全部の段階）がカウンタ回路を使用するであ
ろう。このカウンタ回路の構造は単純であり、そしてほ
とんどスペースをとらない。したがつて、このチツプは
すべてのバツフア段階が１つのカウンタを有するように
レイアウトすることができ、そして下記で説明されるよ
うに、一定のものだけが用いられ、金属マスクによつて
選定される。それぞれの入力バツフア段階は入力ピン12
からアドレス・ビツトY0,…,Y9を受取り、そして前記の
ように、線20,25および23上にA_y出力および▲▼出
力を生ずる。アドレス・カウンタ段階100,101および102
の動作を定めおよびまたバツフア段階15−0,……,15−
９を制御するクロックおよび制御は、回路31の中で▲
▼入力、▲▼入力およびR/入力から生ず
る。これらは、下記で説明されるように、BE信号、書込
みまたは読出しイネーブルEN、およびCASを有する。

第８図とタイミング図である第8a図を参照して説明す
る。アドレス・バツフア15−0,15−１および15−２は、
それぞれの段階に対するORゲート96の１つの入力である
制御線95上のCI制御信号が低レベルである時、イネーブ
ル電圧ENとして低電圧を生じて作動され、ピン12上のア
ドレス・ビツトを受取る。▲▼が降下した後、一
定の遅延の後、制御信号CIが高レベルに進む。この遅延
は列アドレス・ホールド時間を表す。CIが高レベルに進
む時、端子12上に存在するアドレス・ビツトは列バツフ
アの中にラツチされる。CMOSパス・ゲート97は、ENが高
レベルに進むことにより、各段階において遮断される。
下記で説明されるように、BE信号がまたORゲート96への
入力であり、したがつて、これらのパス・ゲートを遮断
する。そこで、第8a図に示されているように、いつたん
BEが高レベルに進むと、▲▼は高レベルのままであ
り、CIはなおCASと共にトグルであつても、パス・ゲー
ト97をデイスエーブルにする。RASが高レベルに進む
時、それはBE信号をリセツトする。

第８図は、（この実施例に対する３個のカウンタ段階の
詳細な回路を、本発明によるＹアドレス・ラツチ、すな
わち、列アドレス・ラツチの３個の最小桁15−0,15−１
および15−２と組み合わせて示した図面である。Ｙアド
レス入力ビツトY0,Y1およびY2は、３個の線路12によつ
て、３個の事実上同じバツフア／ラツチ回路15−0,15−
１および15−２に加えられる。これらの回路のおのおの
の中では、このアドレスはCMOS入力NORゲート103によつ
て受け取られる。このNORゲート103は、Ｐチヤンネル・
トランジスタ104がオンである時だけ、すなわち、接続
点105の▲▼電圧が低レベルである時のみ、作動状
態になる。NORゲート103からの出力106は、パス・ゲー
ト97を通り、CMOSラツチ回路108の入力107に接続され
る。このラツチ回路は、制御接続点105上の▲▼が
高レベルに進んだ後、このＹアドレス・ビツトを保持
し、そしてパス・ゲート97と入力NORゲート103（Ｐチヤ
ンネル・トランジスタ104によつて）をデイスエーブル
にする。アドレス出力段階109によりA_y出力と▲▼
出力がえられる。これらの出力A_yおよび▲▼は、線
20によつて、Ｙアドレス・デコーダに送られる。この回
路は、通常の読出し／書込み動作中、Ｙアドレス入力に
対し前記説明のように機能する。

第８図の各出力段階100,101および102のカウンタ部分は
CMOSラツチ110を有する。このラツチ110は入力111を有
し、この入力は、CMOS転送ゲート113を通し、Ｙアドレ
ス出力の接続点112によつて駆動される。能動サイクル
の始めに▲▼が低レベルに進む時、転送信号TCが
高レベルに進み（および▲▼が低レベルに進み）、
これら３個の段階全部の中のCMOSゲート113をオンにす
る。第8a図に示されているように、TC信号はCASに追随
して変化するが、このTC信号は補数▲▼である。
これは、列アドレスの現在の３個の最小桁をカウンタ・
ラツチ110に負荷する。最初の２個のカウンタ・ラツチ
の出力接続点115は桁上げビツトCA0およびCA1を生じ、
そしてこれらのビツトは、第２の２個の段階のANDゲー
ト116に、入力として現われる。桁上げビツトはリツプ
ル・フオワードであり、そして桁上げゲートは、２進カ
ウントを実行するために、いずれのビツトが次にフリツ
プするかを評価し、そして決定する。（したがつて、リ
ツプル・デコードは未定の次のサイクルを監視するであ
ろう。）最初の▲▼サイクルは、最初の列アドレ
スに基づいて、第8a図の時刻T_d1にデータ出力ビツトを
生じ、これはT_d1のすぐ前の時間T_a1の間、いくつかの列
デコーダ17,49および56を遠して伝搬する。▲▼T
_c1に上昇する時（▲▼はなお降下したままであ
る）、TC信号が降下し、そしてどんなアドレス・ビツト
がAy出力112に存在していても、それらはラツチ110の中
で出力115において固定される。直ちに、BEが高レベル
に進みそして桁上げ回路が評価し、したがつて、新しい
ビツトがバツフア・ラツチ108の入力のところで有効で
あり、そしてあるものはフリツプして、時間T_a2の間、
出力Ayおよび▲▼上で有効な新しい列アドレスを生
ずる。したがつて、時刻T_c2に▲▼が降下すると
すぐに、別のデータ・ビツトが第8a図のT_d2に有効であ
る。

第８図のカウンタ出力115は、それぞれの段階に対する
第2CMOS転送ゲート118を通して、もしその段階の接続点
119が高レベルであるならば、ラツチ108の入力107に加
えられる。それぞれの段階の接続点119はANDゲート120
によつて制御され、また、第２の２つの段階の桁上げデ
コーダ・ゲート116によつて制御される。最初の段階100
に対し、ゲート120の入力において▲▼が高レベ
ルに進みかつBEが高レベルである度に（接続点119に高
レベル出力を生じ、そしてゲート118をオンにする）、
カウンタはビツト15−０に対するｙバツフア・ラツチ10
8をフリツプフロツプするであろう。第２カウンタ段階1
01は、▲▼が高レベルに進みかつBEが高レベルで
ある時、しかしCA0が高レベルである時のみ、このビツ
ト15−１に対するラツチ108をフリツプするであろう。
同様に、第３カウンタ段階102は、ゲート116の入力にお
いて桁上げビツトCA0とCA1の両者が高レベルである時だ
け、ｙアドレス・バツフアのビツト15−２の中のラツチ
108をフリツプするであろう。

第９図は、１つの▲▼サイクルの中の第１▲
▼サイクルの終了を検出し、そしてバイト・イネーブ
ルBE信号を生ずる回路の図面である。この回路は１対の
CMOSラツチ130および131で構成される。それぞれのラツ
チは、▲▼プリチヤージ期間内で低レベルに進む
センス・クロツクS2によつて（第６図をみよ）、そして
Ｐチヤンネル・トランジスタ133を通して接続点132を高
レベルに駆動することにより、１つの動作状態に設定さ
れる。このことにより、Ｎチャンネル・トランジスタ13
4がオンになり、そして出力接続点135および136が低レ
ベルに駆動され、そしてＰチヤンネル・トランジスタ13
7をオンにし、そして接続点132が高レベルに保たれる。
これはプリチヤージ状態である。第１ラツチ130は第１
▲▼サイクルを検出する機能をもつ。このこと
は、センス・クロツク▲▼および▲▼信号また
は▲▼信号に応答して、実行される。▲▼が
降下しそしてS2が高レベルに進んで、第６図で説明した
ように、センス・アンプ動作が完了した後、▲▼は
接続点138を低レベルに進ませ、もし▲▼または▲
▼のいずれかが低レベルであるならば、トランジス
タ139のいずれかがオンになり、ラツチ130の接続点132
が放電するのを許す。第１ラツチ130の出力接続点135は
高レベルに進んで、第１▲▼サイクルが開始され
たことを示す。この時点では、これは正規サイクルであ
るかまたはシリアル・モード・サイクルであるかはわか
らない。

第２ラツチ131はシリアル・モードを知らせる信号を検
出する機能を果たす。この目的のために、第１ラツチの
出力135が、CMOSインバータ140とゲート用トランジスタ
141と142を通つて、第２ラツチ131の接続点132に接続さ
れる。トランジスタ141および142はそれらのゲートに▲
▼電圧およびCAS電圧を有する。したがつて、▲
▼が低レベルである時、Ｎチヤンネル・トランジ
スタ142はオフである。（この時、CASは高レベルであ
り、そしてＰチヤンネル・トランジスタ141はオフであ
る。）接続点143が低レベルであつても、トランジスタ1
41,142がオフであるので、接続点132は接続点143に放電
しなく、したがつて、ラツチ131はその最初の状態のま
まである。

▲▼が降下し、▲▼信号または▲▼信号
の中の１つの信号が低レベルに進み（▲▼が高レ
ベルである時、▲▼も▲▼も降下できない）ト
ランジスタ139がオンになり、および▲▼が降下し
た後、第１ラツチ130がフリツプする。このことは接続
点135を高レベルにし、そして出力接続点143を低レベル
にする。けれども、▲▼が高レベルに戻るまで
（一方、▲▼はなお低レベルのままである）、第
２ラツチはフリツプしないであろう。これはシリアル・
モードを特徴づける。このことはトランジスタ141およ
び142をオンにして第２ラツチをフリツプし、そして接
続点136を高レベルに駆動して、インバータ146に対する
出力144および145にBEおよび▲▼を生ずる。BE信号
は、シリアル・モードを終了するために▲▼が高
レベルに進むまで、高レベルのままであろう。▲
▼が高レベルに進んだ後、▲▼が低レベルに進み、
ラツチ130および131をリセツトする。

第９図の回路の最初の半分は第１の正規▲▼・後
・▲▼サイクルを検出する機能をもち、特別のシ
リアル・モードが続きうることを予見し、それから、第
２の半分は▲▼がなお低レベルである間高レベル
に進む▲▼の状態を検出する機能をもち、シリア
ル・モードが（このメモリに対する装置CPUによつて）
信号を送るのに最も好ましいことを知らせる。信号BEが
この第２部分で発生して、Ｙアドレス・バツフアをアド
レス入力パツドから隔離し、そしてカウンタ段階100−1
02の内容を用いてＹアドレス・バツフア内のラツチ108
を更新する。（▲▼が最初に降下した後）CIが高
レベルに進む時、このカウンタ内に捕えられた３ビツト
・アドレスは８個の値の中の任意の１つである。それが
どこで開始しても、７までカウントし、そしてゼロに戻
つて出発する。（▲▼が低レベルに留つている限
り）▲▼サイクルが高レベルになる度に１カウン
トする。

好ましい実施例において、Ｙアドレス・バツフア15の10
個の段階のおのおのはその中に組込まれた段階100〜102
のようなカウンタ段階を有し、したがつて、多様なシリ
アル・モードが可能である。これらの10個の段階は、周
知のように、10ビツト２進カウンタがえられる回路を有
している。もし４ビツト・ニブル・モード・シリアル型
の出力が望ましいならば、その時には、このカウンタの
２個の最小桁だけが使用される。第２ビツトを越えるす
べての段階に対し、ラツチ108をカウンタに接続する線
が取除かれる、すなわち、第８図の点150で切断され
る。このことは、製造工程の後の段階で用いられる金属
レベル・マスク工程をほんの少し変更することによつて
行なわれる。または、もし32ビツト拡張ニブル・モード
が望ましいならば、５個の最小桁が動作可能カウンタ段
階（点150で切断されていない）を有し、そしてより高
位のビツトは使用されないであろう。集積回路の製造に
ついて、経済的な観点からは、異なる型の装置が来数個
ずつあるよりは、全く同じ構成の装置が非常に多数個組
み込まれている方が好ましい。したがつて、金属マスク
を用いる段階まではすべてのスライスを全く同じに製造
することができ、それでもなお多くの異つた動作モード
をうることができることは、大きな利点である。また、
特定の型の装置に対する需要は前もつてはわからない。
したがつて、この方法は型の最終的選択をできるだけ遅
らせることができる。もし特定の型に対する需要が大き
くなつた場合、例えば、16ビツト拡張ニブルの需要が大
きくなつた場合、チツプを再設計したり、新しい組のマ
スクを設計したり、工程の検査法を再度設計することな
く、このような装置を短期間のうちに出荷することがで
きる。

本発明を例示された実施例について説明したけれども、
この説明はそれに限定されるという意企のもとに行なわ
れたものではない。例示された実施例、および本発明の
他の実施例に対し、多くの変更のなしうることは、前記
説明に基づけば当業者にとつては明らかであろう。した
がつて、前記特許請求の範囲はこのような変更実施例を
本発明の範囲内に含むものであると解すべきである。

〔発明の効果〕

本発明の半導体ダイナミツク読出し／書込みメモリ装置
は高集積度ダイナミツクRAM装置のための改良されたデ
ータ入力／出力回路を有する。この回路は、その製造工
程の比較的後の段階において、比較的簡単な変更を行な
うことにより、その動作状態を変更することができる。
さまざまな要求を含んだ特別注文があつても、チツプの
設計をその要求に合わせて再設計することなく、製造工
程に単純な変更を行なうだけで、これらの要請を満たし
たチツプをすぐに出荷することができる。また、本発明
によるデータ入出力回路は高速であり、かつ、消費電力
が少ない。

本発明にれば、シリアルアドレス方法を別個に設ける必
要がない。又、メモリ・アレイとその他のデコーダは別
のデータ・ビットを選ぶための新アドレスを容易に得る
ことができる。本発明の方法によれば、シリアル出力モ
ードを実施するに必要な回路が少なくて済むこと、更
に、別のビット・バッファを列アドレス・ビット・バッ
ファのカウンタ部に付加することによって、2,4,8等の
ビット数のシリアル出力を提供するよう改変することが
容易にできること、等の効果が得られる。

以上の説明に関連して更に以下の項を開示する。

（１） 記憶用セルの行および列のアレイと、 行アドレスを受取り、かつ、前記行アドレスに応答して
前記セルの前記行の中の１つの行を作動させる行アドレ
ス指定装置と、 列アドレスを受取り、かつ、前記列アドレスに応答して
作動状態にある前記行から前記セルの複数個の列を選定
して列出力データを供給する列アドレス指定装置と、 前記列アドレス指定装置の中にあり、制御信号に応答し
て前記列アドレスの選定されたビットを受取って記憶さ
れたアドレスを供給し、およびアドレス制御入力に応答
して前記記憶されたアドレスを増進するための装置と、
前記記憶されたアドレスに応答して前記列出力データを
出力端子に接続するための装置とを有するアドレス・カ
ウンタと、 を有する半導体メモリ装置。

（２） 第１項において、行アドレス・ストローブ信号
が生ずる時前記行アドレス指定装置が前記行アドレスに
応答し、かつ、列アドレス・ストローブ信号が生ずる時
前記列アドレス指定装置が前記列アドレスに応答する半
導体メモリ装置。

（３） 第２項において、前記アドレス制御入力が前記
行アドレス・ストローブ信号が作動状態にある時に生ず
る前記列アドレス・ストローブ信号のサイクルである半
導体メモリ装置。

（４） 第３項において、前記列アドレス指定装置が、 前記列アドレスのビット毎に１個のバッファ段階をそな
えた複数個の列アドレス入力バッファ段階と、 前記バッファ段階の各段階に対して１個ずつそなえられ
た複数個の列アドレス・ラッチであって、それぞれのア
ドレス・ラッチがこのアドレス・ラッチに対する前記バ
ッファ段階の出力を受取る入力を有し、すべての前記ア
ドレス・ラッチの前記出力が列デコーダ装置に結合され
ている複数個の前記列アドレス・ラッチと、 を有する半導体メモリ装置。

（５） 第４項において、前記アドレス・カウンタが複
数個のカウンタ段階を有し、おのおののカウンタ段階が
前記アドレス・ラッチの中の１つのアドレス・ラッチの
出力に結合された入力と前記アドレス・ラッチの中の１
つのアドレス・ラッチの入力に結合された出力とを有す
る半導体メモリ装置。

（６） 第５項において、おのおののカウンタ段階がカ
ウンタ・ラッチと桁上げ回路とを有する半導体メモリ装
置。

（７） 第６項において、前記アドレス制御入力が生ず
る前に前記カウンタ・ラッチと前記桁上げ回路を通って
アドレス・ビットが伝搬する半導体メモリ装置。

（８） 第５項において、行アドレス・ストローブ信号
が生ずる時前記行アドレス指定装置が前記行アドレスに
応答し、かつ、列アドレス・ストローブ信号が生ずる時
前記列アドレス指定装置が前記列アドレスに応答する半
導体メモリ装置。

（９） 第８項において、前記制御入力が前記行アドレ
ス・ストローブ信号が作動状態にある時に生ずる前記列
アドレス・ストローブ信号の１サイクルである半導体メ
モリ装置。

（10） 第１項において、前記メモリ装置がダイナミッ
ク読出し／書込みメモリであり、および前記列アドレス
指定装置が列入力データと列出力データとを生ずる半導
体メモリ装置。

（11） メモリ・セルの行および列のアレイを有する半
導体メモリ装置のアドレス指定の方法であって、 データ入力／出力のために前記アレイの１つの行を選択
するために行アドレス・ストローブが前記装置に印加さ
れるのと同時に前記アレイに対するアドレス指定装置に
行アドレスを印加することと、 データ入力／出力に対し前記行から複数個の列を選択す
るために列アドレス・ストローブが前記装置に印加され
るのと同時に前記アレイに対する列選択器装置に列アド
レスを印加すること、一方同時に前記アドレスのビット
の一部分をカウンタ・レジスタ負荷することと、 前記列アドレス・ストローブを能動状態と非能動状態と
の間でサイクルすること、およびこのようなサイクル毎
に前記カウンタ・レジスタを増進させることと、 前記列アドレスのそれぞれのサイクルの間前記カウンタ
・レジスタの内容に応じて前記装置の入力／出力端子に
前記複数個の列の中の選定された１つの列を結合させる
こと、 との各段階を有するアドレス指定の方法。

（12） 第11項において、前記行アドレス・ストローブ
が持続的に作動されている時前記列アドレス・ストロー
ブが巡回する前記段階が生ずるアドレス指定の方法。

（13） 第11項において、前記メモリ・セルが読出し／
書込みメモリ・セルであり、かつ、前記データ入力がデ
ータ入力とデータ出力との両方に対する経路を有するア
ドレス指定の方法。

（14） 第13項において、前記メモリ・セルがダイナミ
ック・セルであるアドレス指定の方法。

（15） １トランジスタ・ダイナミック記憶用セルの行
および列のアレイと、 前記行のそれぞれに対する差動センス・アンプと、 動作サイクルの内の第１時刻において前記記憶用セルの
前記行の中の１つの行を作動するための行アドレス指定
装置と、 動作サイクル内の前記第１時刻に開始するセンス期間の
間前記センス・アンプを作動するための装置と、 多重ビット列アドレスの一部分に応答してデータ入力ま
たはデータ出力のために複数個の前記列を選択するため
の列アドレス指定装置と、 データ入力またはデータ出力のために前記複数個の列の
中の１つの列を選択するために前記列アドレスの異なる
部分で負荷されるカウンタ・レジスタと、 前記カウンタ・レジスタを増進するための装置と、 を有する半導体ダイナミック読出し／書込みメモリ装
置。

（16） 第15項において、前記アドレス指定装置がもし
行アドレス・ストローブが印加されるならばその時だけ
行アドレス電圧を生ずる行アドレス・デコーダを有する
半導体ダイナミック読出し／書込みメモリ装置。

（17） 第16項において、前記列アドレス指定装置がも
し列アドレス・ストローブが前記装置に印加されるなら
ばその時だけ作動される複数個の列アドレス・バッファ
を有する半導体ダイナミック読出し／書込みメモリ装
置。

（18） 第17項において、増進のための前記装置が前記
行アドレス・ストローブが能動である間前記列アドレス
・ストローブをトグルするのに応答して動作する半導体
ダイナミック読出し／書込みメモリ装置。

【図面の簡単な説明】

第１図は、本発明のアドレス・カウンタを有するシリア
ル・データ入出力回路を使用することができる、１メガ
ビツトのサイズのダイナミツク・メモリ装置の電気ブロ
ツク線図、 第1a図は第１図の装置の動作を示したタイミング図、 第２図は第１図のメモリ装置の一部分の電気ブロツク線
図、 第３図は第２図の回路の一部分の電気ブロツク線図、 第４図は第３図の装置のマルチプレクサ、バツフアおよ
び列選択器回路の概要電気回路図、 第５図は第１図から第４図までのセンス・アンプおよび
セル・アレイの概要電気回路図、 第６図は第１図から第５図までの回路内のいろいろな接
続点における電圧と時間の関係を示したタイミング図、 第７図は第１図のメモリ装置の列アドレス・バツフアの
ブロツク線図、 第８図は、本発明による、第１図から第５図までの装置
の中のシリアル・データ入出力機能のためのアドレス・
カウンタの概要電気回路図、 第8a図は第８図に用いられた制御信号のタイミング図、 第９図は第８図の回路に対するクロツクと制御回路に対
する概要電気回路図。 〔符号の説明〕 85,86……記憶用セル 13……行アドレス指定装置 15……列アドレス指定装置 100,101,102……アドレス・カウンタ 110,116……カウンタ段階 110……カウンタ・ラツチ 116……桁上げ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ライオネル エス・ホワイト アメリカ合衆国テキサス州ヒユーストン, イモジーン 4915 (56)参考文献 特開 昭58−1891（ＪＰ，Ａ) 特開 昭58−196671（ＪＰ，Ａ) 特開 昭59−22291（ＪＰ，Ａ)

Claims (10)

【特許請求の範囲】
1. 【請求項１】記憶用セルの行および列のアレイと、 行アドレスを受取り、かつ、前記行アドレスに応答して
   前記セルの前記行の中の１つの行を作動させる行アドレ
   ス指定装置と、 列アドレスを受取り、かつ、前記列アドレスに応答し
   て、作動状態にある前記行から前記セルの複数個の列を
   選定して列出力データを供給する複数の列アドレス・ビ
   ット・バッファを含む列アドレス指定装置と、 を有し、 前記列アドレス指定装置内の前記列アドレス・ビット・
   バッファの内の１組の列アドレス・ビット・バッファは
   アドレス・カウンタとして働き、このアドレス・カウン
   タは制御信号に応答して前記列アドレスの選択されたビ
   ットを受取って記憶アドレスを提供し、 前記アドレス・カウンタはアドレス制御入力に応答して
   前記記憶アドレスを別の記憶アドレスにインクリメント
   する装置と、前記記憶アドレスに応答して前記列出力デ
   ータを出力端子に接続する装置とを含む、 ことを特徴とする半導体メモリ装置。
2. 【請求項２】特許請求の範囲第１項において、行アドレ
   ス・ストローブ信号が生ずる時前記行アドレス指定装置
   が前記行アドレスに応答し、かつ、列アドレス・ストロ
   ーブ信号が生ずる時前記列アドレス指定装置が前記列ア
   ドレスに応答する半導体メモリ装置。
3. 【請求項３】特許請求の範囲第２項において、前記アド
   レス制御入力が前記行アドレス・ストローブ信号が作動
   状態にある時に生ずる前記列アドレス・ストローブ信号
   のサイクルである半導体メモリ装置。
4. 【請求項４】特許請求の範囲第３項において、前記列ア
   ドレス指定装置が、 前記列アドレスのビット毎に１個のバッファ段階をそな
   えた複数個の列アドレス入力バッファ段階と、 前記バッファ段階の各段階に対して１個ずつそなえられ
   た複数個の列アドレス・ラッチであって、それぞれのア
   ドレス・ラッチがこのアドレス・ラッチに対する前記バ
   ッファ段階の出力を受取る入力を有し、すべての前記ア
   ドレス・ラッチの前記出力が列デコーダ装置に結合され
   ている複数個の前記列アドレス・ラッチと、 を有する半導体メモリ装置。
5. 【請求項５】特許請求の範囲第４項において、前記アド
   レス・カウンタが複数個のカウンタ段階を有し、おのお
   ののカウンタ段階が前記アドレス・ラッチの中の１つの
   アドレス・ラッチの出力に結合された入力と前記アドレ
   ス・ラッチの中の１つのアドレス・ラッチの入力に結合
   された出力とを有する半導体メモリ装置。
6. 【請求項６】特許請求の範囲第５項において、おのおの
   のカウンタ段階がカウンタ・ラッチと桁上げ回路とを有
   する半導体メモリ装置。
7. 【請求項７】特許請求の範囲第６項において、前記アド
   レス制御入力が生ずる前に前記カウンタ・ラッチと前記
   桁上げ回路を通ってアドレス・ビットが伝搬する半導体
   メモリ装置。
8. 【請求項８】特許請求の範囲第５項において、行アドレ
   ス・ストローブ信号が生ずる時前記行アドレス指定装置
   が前記行アドレスに応答し、かつ、列アドレス・ストロ
   ーブ信号が生ずる時前記列アドレス指定装置が前記列ア
   ドレスに応答する半導体メモリ装置。
9. 【請求項９】特許請求の範囲第８項において、前記制御
   入力が前記行アドレス・ストローブ信号が作動状態にあ
   る時に生ずる前記列アドレス・ストローブ信号の１サイ
   クルである半導体メモリ装置。
10. 【請求項１０】特許請求の範囲第１項において、前記メ
    モリ装置がダイナミック読出し／書込みメモリであり、
    および前記列アドレス指定装置が列入力データと列出力
    データとを生ずる半導体メモリ装置。