JPH0746508B2 - ワード・デコード回路 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はメモリ・アレイおよびそれと共に使用するアド
レッシング回路に関するものである。より詳細には、本
発明はスタティック・ランダム・アクセス・メモリ（RA
M）アレイ用のビット・デコード回路、リストア回路お
よびワード・デコード回路に関するものである。本発明
はBICMOS技術で実施できる。

B.従来の技術 メモリ・アレイ用の種々のビット・デコード方式（列デ
コードまたは列選択とも称する）およびワード・デコー
ド（行デコードまたは行選択とも称する）方式が当技術
分野で知られている。その例としては、米国特許第4198
700号、第4330851号、第4429374号、第4578779号、第45
96002号、第4598390号、第4612631号、第4639898号、第
4752913号の各明細書がある。

米国特許第4752913号（特に第５図、第６図および第９
図）は、CTS（コンプリメンタリ・トランジスタ・スイ
ッチ）セルを用いる純バイポーラRAM用の改善されたビ
ット・デコーダ回路、ビット選択回路、ワード・デコー
ダ回路およびその他の回路を開示している。純CMOSスタ
ティックRAM用のデコーダ回路は、米国特許第4198700号
（特に第６図）に開示されている。

しかし、これらおよびその他の従来技術のデコード方式
は、CMOSまたはBICMOSのスタティックRAMには適用でき
ない特殊なニーズに対処するためのものであり、あるい
はいくつかの欠点をもっていた。たとえば、純パイポー
ラ・アレイ用のデコード方式は通常、読取操作または書
込操作の後にビット線にリストア信号またはプリチャー
ジ信号を供給することができない（またその必要もな
い）。しかしリストア信号は、CMOSまたはBICMOSのアレ
イが高速動作するために必要である。また、このリスト
ア信号はビット・デコード信号と正確にタイミングを合
わせる必要があるが、従来技術ではリストア・タイミン
グ回路（クロック駆動回路など）は通常別の回路からな
っており、そのためコストと複雑さが増大した。

純バイポーラ・デコーダはまた、大量の電力を消費し、
チップ上でかなりの面積を占める。一方、純CMOSデコー
ダは消費電力が少なく、面積も小さいが、通常は低速で
ある。

メモリのサイズと複雑さが増加するに伴って、関連する
アドレッシング回路も次第に複雑になってきた。したが
って、可能な限り機能を単純化して回路を縮小し、同時
に消費電力を削減し、速度を向上させ、回路密度を増加
させる必要が増大している。

C.発明が解決しようとする課題 本発明は、上述の欠点を矯正し、改良されたワード・デ
コード方式を提供する。本発明は、相対的に低い消費電
力で高速動作および高密度が提供されるように、BICMOS
技術（すなわち、同一の半導体チップ上にバイポーラ・
トランジスタと電界効果トランジスタ、またはバイポー
ラ・トランジスタとMOSトランジスタを有する回路）
（電界効果トランジスタとMOSトランジスタをFETと総称
する）によって実施することが好ましい。

D.課題を解決するための手段 本発明は、 第１電圧源と第１ノードと第２ノードの間に直列接続さ
れた、異なる導電型の、第１および第２の電界効果トラ
ンジスタ（FET）と、 前記の第１および第２のFETの制御端子に接続された第
１入力端子と、 前記第１ノードと第３ノードの間に並列接続された第３
および第４の入力FETと、 前記の第３および第4FETの制御端子にそれぞれ接続され
た第２および第３の入力端子と、 前記第１ノードと第２の電圧源との間に接続され、制御
端子が第３のノードに接続されている、バイポーラ・ト
ランジスタと、 前記第２ノードと前記第２電圧源の間に結合された第１
ブリーダ・デバイスと、 前記第３ノードと前記第２電圧源と間に結合された第２
ブリーダ・デバイスと、 前記の第１および第２の電圧源の間に接続され、前記の
第１および第２のノードに接続された入力を有し、前記
の第１および第２のノードの信号に応答してワード・デ
コード信号を発生するよう配置された、出力駆動手段と を含む、スタティック・ランダム・アクセス・メモリ・
アレイ用のBICMOSワード・デコード回路からなる。

E.実施例 メモリ・アレイ まず第２図を参照すると、図にはメモリ・アレイおよび
それに関連するアドレッシング回路その他の回路が示さ
れ、本発明が適用できる環境が図示されている。ただ
し、本発明はこの特定の環境または他の図に示された環
境または構成のみに制限されるものではない。

第２図でメモリ・アレイ10は２進データの記憶用であ
る。このメモリは、行と列に行列の形で配置された複数
の記憶セル11からなる。このメモリの好ましい形式は、
半導体チップ上に製作するのに適したスタティック・ラ
ンダム・アクセル・メモリ（スタティックRAMまたはSRA
Mとも称する）である。各セルは従来の単一ビットSRAM
セルでよく、たとえばR.H.リントン（Linton）他の論文
「低電力FET記憶セル（Low−Power FET Storage Cel
l）」、IBMテクニカル・ディスクロージャ・ブルテン、
Vol.17、No.11、pp.3338−39、1975年４月、に開示され
たものに類似するCMOSセルまたはBICMOSセルでよい。

このメモリは特定のサイズまたは編成のみに制限されて
はいないが、一実施例においては256KビットのSRAMであ
り、アレイは512行512列のセルを有する。前記の列はそ
れぞれ256列の２つのデータ・グループに分割され、同
時に２ビットのデータが読み書き可能である。

第２図に示すように、各列内の各セルは１対のビット線
（たとえばBL0とBR0）に接続され、各行内の各セルは少
なくとも１本のワード線（たとえばWL0）に接続され
る。個々のセルは、そのセル用の特定のビット線対およ
びワード線上の信号によって、読取りおよび書込みのた
め選択（アドレス）される。また、各読取り操作または
書込み操作の後に、同じビット線およびワード線上の他
の信号によって、セルが「非選択」またはリストア（プ
リチャージ）される。

前記のビット・アドレス信号およびビット・リストア信
号は、ビット・アドレス／デコード回路12によって生成
され、ワード・アドレス信号は、ワード・アドレス／デ
コード回路14によって生成される。第２図に示すよう
に、ビット・アドレス回路は、複数（たとえば８個）の
デコードされていないビット・アドレス入力B0−B7を受
け取るように構成され、ワード・アドレス回路は、複数
（たとえば９個）のデコードされていないワード・アド
レス入力W0−W8を受け取るように構成されている。列は
２つのデータ・グループに分割されているため、アレイ
の512の列から２列を選択するのに８個のビット・アド
レス入力で充分であり、また９個のワード・アドレス入
力で512列の行から１行を選択する。

データは読取書込回路16によって一時に２ビットづつア
レイに書き込まれまたはアレイから読み取られ、読取り
／書込み（R/W）信号によって制御される。前記の回路
は、通常は従来型の作動センス増幅器と関連回路を含む
が、必要なら一時に３ビット以上を扱うように拡張する
こともできる。

第２図の最後の要素は、従来型のアドレス・ゲートまた
はアドレス遷移検出（ATD）ブロック18であり、これは
正しい時点で記憶セル選択を行なうようにアドレス回路
12および14をイネーブルする。たとえば、定期的クロッ
ク・パルスによって制御される同期式メモリでは、メモ
リ・サイクルの読取り期間中または書込み期間中に、ク
ロック・パルスがゲート18にセルを選択させる。非同期
式メモリでは、クロック・パルスは不要であり、代りに
ATD18が、従来通りアドレス信号遷移が検出された時点
で、アドレス回路12および14をイネーブルする。

ビット・アドレス／デコード方式 第３図に移ると、本発明による第２図のビット・アドレ
ス／デコード回路12のより詳細なブロック図が示されて
いる。この２段マトリクス・デコード方式では、複数の
デコードされていないビット・アドレス線（B0ないしB
7）が、複数のビット・アドレス・レシーバ回路20に入
力される。この実施例では、各ビット・アドレス・レシ
ーバは１つの入力と複数の出力を有し、アドレスの１ビ
ットに対する第１段デコードの（部分的にデコードされ
た、または中間の）ビット・アドレスを供給する。ビッ
ト入力B0−B5（入力Ｊ−Ｏ）用のレシーバは８つの出力
を有し、ビット入力B6およびB7（入力ＰおよびＱ）用の
レシーバは４つの出力を有する。いずれの場合も、出力
の半分は入力信号と同相であり（図中の“IP"）、出力
の半分は位相外れである。（図中の“OP"）。（第９図
も参照されたい） アドレス・レシーバの出力は、完全な第１段ビット・デ
コードを実行するため、種々の組合せで20本のビット・
アドレス線BA0−BA19に接続されている。前記のアドレ
ス線は３つのグループに分けられる。第３図に示すよう
に、グループ１はBA0−BA7を含み、グループ２はBA8−B
A15を含み、グループ３はBA16−BA19を含む。これによ
って、アドレス線が第２段のビット・アドレス・デコー
ド回路に適切に接続される。

ビット・デコードの第２段は複数のビット・デコーダ回
路30によって実行される。本発明の一実施例におけるよ
うに256KビットSRAMのビット・デコードを扱うには、25
6個のビット・デコーダ30が必要であり、各デコーダはI
N1、IN2、IN3など複数の入力を有する。各入力は種々の
組合せで各グループの中間ビット・アドレス線（第１段
階のビット・デコード出力線）のうちの１本に接続され
る。

アドレス・ゲート18は、読取りまたは書込みの開始時に
第１段の出力を解放してビット・デコーダに送り、待機
中はデコーダを選択解除する。前述のように、ゲート18
はクロックによる同期モードで動作することができ、非
同期動作ではその代りにATD回路を使うことができる。

本発明で利用する２段マトリクス・ビット・デコード方
式は、ビット・アドレス線上のファン・アウト数が少な
くなる点で、１段方式に比べて大きな利点がある。ファ
ン・アウトの半減（すなわち128個のデコーダの代りに
僅か64個のデコーダへのファン・アウト）が達成され、
アドレス線のスイッチング速度が大きく向上する。各ビ
ット・デコーダへの入力数も８個から３個へと減少す
る。さらに、このデコード方式の全回路は、アレイと共
に単一の半導体チップ上に製作することができる。

本発明のもう１つの特筆すべき特徴は、各ビット・デコ
ーダ30が、１つまたは複数のビット選択回路40に入力さ
れる２つの出力線（ビット・デコード出力とリストア出
力）を備えることである。また、各ビット選択回路は２
つの出力を有し、これは記憶セルの列に接続されるビッ
ト線対（たとえばBL0とBR0）を構成する。

本発明のもう１つの特徴は、各ビット選択回路が、それ
に関連するビット・デコーダ回路とあいまって、正しい
タイミング（両相）でアレイのビット線にビット選択信
号とリストア（またはプリチャージ）信号の両方を発生
することである。これについては以下でさらに詳しく説
明する。これは、リストア信号を発生するために別にリ
ストア回路またはプリチャージ回路（特にタイミング回
路）を備える必要があった、従来技術のSRAMとは異な
る。

本発明のアドレス・レシーバ回路20、アドレス・ゲート
18、ビット・デコーダ回路30およびビット選択回路40の
好ましい実施例は、それぞれ第４図、第５図、第６図お
よび第７図により詳細に示されている。

アドレス・レシーバ回路 第４図は、本発明による第３図のアドレス・レシーバ回
路20のBICMOSによる実施例を示す。この回路は多重両相
出力を備えたエミッタ・フォロワ型電流スイッチ回路で
あり、ビット・アドレスまたはワード・アドレスの１ビ
ットに対して、ビット・アドレス・レシーバまたはワー
ド・アドレス・レシーバのいずれかとして使用すること
ができる。

第４図のアドレス・レシーバ回路は、（１）第１段また
は中間のデコードに対応する真の出力と反転出力（それ
ぞれIP1−IP4およびOP1−OP4）を供給すること、および
（２）外部回路からメモリ・アドレス回路へ信号が入る
際の信号レベル変換を行なうことを含めて、いくつかの
機能を実行する。

前記の特定の実施例では、ビット・アドレスまたはワー
ド・アドレスの１ビットから８個の出力が発生される。
４個の出力（IP1−IP4）は入力と同相であり、４個の出
力（OP1−OP4）は入力と位相外れである。同相出力は、
直列接続されたBICMOSトランジスタ対（バイポーラT12
とFET N2、T14とN4、T16とN6、T18とN8）を駆動するバ
イポーラ・プッシュープル回路（バイポーラNPNトラン
ジスタT4およびT10）によって形成されるBICMOS回路部
分で発生される。同様に、位相外れ出力は、直列接続さ
れたBICMOSトランジスタ対（T13とN1、T15とN3、T17とN
5、T19とN7）を駆動するバイポーラ・プッシュープル回
路（バイポーラ・トランジスタT3およびT11）によって
形成されるもう１つのBICMOS回路部分で発生される。

第４図の回路のトランジスタT3、T4およびT7−T8は電流
スイッチ構成で結合され、入力トランジスタT1によって
駆動される。トランジスタT2は電流スイッチの入力信号
に対する基準電圧を発生する。トランジスタT5およびT6
はそれぞれノード３および４に対する低レベル・クラン
プとして動作して、T3およびT4が飽和領域に切り替えら
れないようにする。トランジスタT7、T8、T9は電流ミラ
ーの電流源を形成する。

トランジスタ対T1−T2は、電流スイッチT3−T4用のレベ
ル変換回路としても働く。レベル変換が必要となるの
は、メモリ外部の回路がある形式（たとえばECLやTTLな
ど）であり、デコーダまたは記憶セルが別の形式（たと
えばCMOSやBICMOSなど）にあって、それぞれの形式の回
路の信号電圧レベルが異なる場合である。この場合、ア
ドレス・レシーバより前の回路はバイポーラになり、そ
れより後のビット・デコーダおよびワード・デコーダの
段は（以下に説明する）CMOS入力を備えたBICMOS回路に
なる。入力ECL論理回路のレベル間スイングが小さい
（典型的には１ボルト）ので、デコーダ内の入力FETの
ゲートを駆動するために、これをより大きなスイング
（典型的には２ボルト以上）に変換する必要がある。

アドレス・レシーバ回路内で入力レベル変換を行なうこ
とにより、電流スイッチ段（T3−T4）はこの比較的大き
なスイングを発生することができる。この手法により、
アドレス・レシーバ内またはその他の場所に追加のCMOS
レベル変換デバイスが不要になり、回路の遅延が最小に
保たれる。

アドレス・ゲート・レシーバ回路 第５図は、第２図および第３図のアドレス・ゲート・レ
シーバ回路18のバイポーラによる実施例を示す。この回
路は、第４図のアドレス・レシーバに多少類似している
が、第２図に示したビット・アドレス・ゲートとしても
ワード・アドレス・ゲートとしても使用できる。好まし
い実施例では、このアドレス・ゲートは、外部クロック
によって駆動される同期式メモリ内で使用でき、このと
きアドレス・ゲートは、入力クロック・パルスと同相で
あるがCMOSレベルにレベル・シフトされた８個の出力G1
−G8を有する。非同期式メモリでは、第５図の回路の代
りに、従来のアドレス遷移検出（ATD）回路を使用する
ことができる。

ビット・デコーダ回路 第６図を参照すると、本発明による第３図のビット・デ
コーダ回路30のBICMOSによる実施例が示されている。本
発明の特筆すべき特徴は、前記ビット・デコーダ回路
が、BICMOS駆動部分34に結合されたBICMOSデコード部分
32を含むことである。デコード部分32は論理NOR回路と
しても動作する。第６図の回路は、複数の入力（好まし
い実施例では、IN1、IN2およびIN3の３個）と、逆位相
の２個の出力すなわち「ビット・デコード」および「リ
ストア」を有する。入力は第３図のビット・アドレス線
から取り出され（各グループごとに１本の線から１個の
入力）、出力は第３図のビット選択回路40に結合され
る。

好ましい実施例では、デコード部分またはNOR部分32
は、４個のＮチャネルFET（NFET）、１個のＰチャネルF
ET（PFET）、および１個のNPNバイポーラ・トランジス
タを含む、３入力１出力６デバイス回路からなる。入力
IN1、IN2、IN3は、それぞれ３個とNFET、N1、N2、N3の
ゲートに結合される。

入力IN1はPFET P1のゲートにも結合され、P1のソース
−ドレイン間電流経路は、N1のソース−ドレイン間電流
経路と直列に結合されてインバータを形成する。入力NF
ETのソース−ドレイン間電流経路はすべて、この回路の
内部ノード１と２の間に並列に結合されている。デバイ
スP1のソース−ドレイン間電流経路は、ノード１と第１
電圧源VCCの間に結合されている。ノード１は部分32の
「出力」を供給する。

本発明の第６図のビット・デコーダ回路30の部分32のも
う１つの特筆すべき特徴は、バイポーラ・トランジスタ
T1であり、これは好ましい実施例ではNPNトランジスタ
である。従来技術とは異なり、トランジスタT1は、デコ
ーダ回路の選択解除時にノード１の高速一時放電（プル
ダウン）に使用されるだけでなく、部分32の基本的NOR
論理操作の実施を助けるためにも使用される。これは、
IN1またはIN2またはIN3のいずれかが「高レベル」の時
にノード１に対してT1が行なうクランプ動作によって実
施される。入力の特定の組合せの際にノード１をプルア
ップしようと試みるP1に「対抗する」ため、T1はノード
１をプルダウンして適正な論理NOR出力を供給しなけれ
ばならない。第６図の部分32は、バイポーラ・トランジ
スタT1がなければ、ノード１に正しい論理NOR出力信号
を供給しない。トランジスタT1はまた、ノード１での出
力に対する入力IN1−IN3のノイズの影響の減少を助け
（適正なレベル制御を行ない）、入力に直列接続された
PFETを不要にして、スピードを増加させる。

本発明のもう１つの特徴は、PFETデバイスP1がノード１
に対する能動プルアップ・デバイスとして機能すること
であり、またP1がデバイスN1とあいまってIN1−IN3に現
れる部分的にデコードされた（中間の、または第１段デ
コードの）ビット・アドレスの入力デコードを助けるこ
とである。重要なことであるが、この回路にはただ１つ
のPFETデバイスしか必要でない。

本発明のもう１つの特徴は、P1が、たとえ待機モードの
ときでも、常に少なくともわずかに「オン」状態である
ことである。これは、アドレス・レシーバ回路（第４
図）から取られる入力信号の「高」レベルを正しく調整
すること、およびPFETのターン・オン閾値電圧を（たと
えば製造中に）調整することによって達成される。IN1
が「オフ」から「オン」へ（たとえば「高レベル」から
「低レベル」へ）と変化する際に、P1の出力は「わずか
にオン」から「完全にオン」へと変化する。これによ
り、メモリ・アドレッシング速度が大きく向上し、した
がって読取り操作および書込み操作の速度も大きく向上
する。

第６図の回路部分32に関する説明の最後に、デバイスN4
はノード２に対する任意選択のブリーダまたは放電（プ
ルダウン）デバイスとして動作し、またデバイスN4とT1
が協働してノード１の電圧クランプとして動作する。

部分32はノード１で第６図の駆動部分34に結合されてい
る。好ましい実施例では、駆動部分34は、（ノード１
に）１個の信号入力と、「ビット・デコード（読取り書
込み）」出力と「リストア（プリチャージ）」出力の２
個の出力を有する１入力２出力５デバイスのBICMOS回路
からなる。ビット・デコード出力はバイポーラ・トラン
ジスタT3のエミッタから取り出され、リストア出力はT3
のコレクタから取り出される。

ビット・デコード出力レベル（高レベルおよび低レベ
ル）はチップ上で発生される電圧源VBDによって制御さ
れており、電圧源VBDは柔軟なビット・デコード出力を
供給するように調整可能である。ビット・デコード出力
のプルダウンはNFET N5によって行なわれ、リストア出
力のプルアップはPFET P2によって行なわれる。

バイポーラ・トランジスタT2は電流ミラーの高レベル・
クランプとして動作し、トランジスタT3に対する飽和防
止機能および安定化機能を提供する。バイポーラ・トラ
ンジスタT4はまた、ビット・デコード出力の選択レベル
（高レべル）に対する高レベル・クランプとしても動作
する。

ビット・デコーダ回路の動作 次に、第６図のビット・デコーダの動作について説明す
る。第11図の波形を同時に参照されたい。

デコーダを選択するには、第６図の３個の入力IN1、IN
2、IN3がすべて低レベルでなければならない。ビット・
デコーダは２個の出力「リストア」と「ビット・デコー
ド」を有するが、これらは互いに逆位相である。「リス
トア」信号はビット選択回路のリストア機能を制御する
が、「ビット・デコード」信号は読取り書込み機能を制
御する。「リストア」線および「ビット・デコード」線
は共に２個のビット選択回路を駆動するようにファン・
アウトして、アレイの構成を２倍にする。

待機／非選択状態。待機／非選択状態では、アドレス・
ゲート18（第４図）の出力は高レベルである。デコーダ
をディスエーブルするために、ビット・デコーダの入力
（IN1、IN2またはIN3）のうち少なくとも１個が高レベ
ルである。この状態のとき、PMOSデバイスP1（第６図）
は、その閾値電圧としてVBEよりも低い電圧レベルが選
択されているため、「わずかに」オンに保たれる。NMOS
デバイスN1は「完全に」オンになって、ノード１をクラ
ンプ・ダウンする。P1から供給される少量の直流電流が
N1を通って流れ、プルダウン・トランジスタT1をオンに
保つ。この状態のとき、電流ミラーのエミッタ・フォロ
ワ（T2−T3）はオフになっている。「リストア」出力は
VCC高レベルであり、「ビット・デコード」はVBDで低レ
ベルである（VBDはVEEよりもVBEだけ高いチップ上の基
準電圧線である）。

選択状態。メモリの読取り操作または書込み操作のため
にビット・デコーダを選択するには、３個のデコーダ入
力がすべて低レベルでなければならない。NMOSデバイス
N1−N3はオフになり、PMOSデバイスP1は「わずかに」オ
ンから「完全に」オンへと切り替えられる。これによっ
てノード１がプルアップされて、トランジスタ対T2−T3
をオンにする。T2−T3がオンになると、「ビット・デコ
ード」出力は（T4によってクランプされた）VBDより1VB
E上のレベルまで立ち上がり、それによって（以下に説
明する）ビット選択回路内の入力トランジスタを活動化
させる。ビット・デコード信号の立上りの間、リストア
出力はビット・デコード線よりも1VCEだけ高い低レベル
にプルダウンされる。リストア信号が低レベルになる
と、リストア・デバイスがオフになって、読取りまたは
書込みのためにビット線がイネーブルされるようにな
る。

ビット選択回路 各ビット・デコーダ回路と連動して、本発明による第３
図のBICMOSビット選択回路40が動作する。この回路の好
ましい実施例を第７図に示す。各ビット選択回路は、１
対のビット線BLおよびBRを介して記憶セル11の列に接続
されている。左ビット線（BL）はそれぞれバイポーラ・
トランジスタT2およびT1を介して第６図のビット・デコ
ード出力およびリストア出力に直接結合され、右ビット
線（BR）はそれぞれバイポーラ・トランジスタT4および
T3を介してビット・デコード出力およびリストア出力に
直接結合されている。

デバイスT2およびT4はこの列の記憶セル用の書込み駆動
素子として動作し、デバイスT1およびT3は前記のセル用
のリストア駆動素子として動作する。セルの読取りは、
TC、TL、TRからなる差動電流スイッチによって行なわ
れ、この差動電流スイッチは左センス増幅器線SALおよ
び右センス増幅器線SAR、さらにセンス増幅器（図示せ
ず）に電流を送る。セルの書込みは、書込み制御回路
（図示せず）と共にトランジスタT2およびT4を含むバイ
ポーラ電流スイッチ配置によって行なわれる。

NFETデバイスN1およびN2はブリーダ・デバイスとして動
作する。このブリーダは等化デバイスの代りとなる。デ
バイスN1およびN2は、待機時にT1とT2をオンに保つこと
によって、T1とT2に対するより厳格な制御を行なう。N1
およびN2は、読取り操作または書込み操作中にビット線
が選択された時にオフになる。

本発明のもう１つの特筆すべき特徴は、第６図のビット
・デコード回路と共に動作する第７図のビット選択回路
が、（リストア・クロックなど）外部のリストア・タイ
ミング回路またはプリチャージ・タイミング回路を必要
とせずに、適正なタイミング（両相）でアレイの特定の
セル列の記憶セルにビット・デコード信号とリストア信
号の両方を供給できることである。言い換えれば、（重
要なタイミング機能を含む）リスト機能またはプリチャ
ージ機能が、デコード／選択回路に組み込まれている。
具体的に言うと、リストア駆動素子T1およびT3が、第３
図および第６図のビット・デコーダ回路30のリストア出
力から直接にその入力を取り出す。

ビット選択回路の動作 次に、第７図の回路の動作について説明する。第11図の
波形を同時に参照されたい。

ビット選択回路（第７図）は、ビット線のリストア、セ
ルからの読取り、セルへの書込みを含めて、いくつかの
機能を実施する。リストア機能はエミッタ・フォロワT1
およびT3によって実行される（N1およびN2は、ビット信
号レベルを定義するため、待機中に前記のエミッタ・フ
ォロワに少量のブリーダ電流を供給する。）ビット列が
選択された時、リストア入力は低レベルになり、T1およ
びT3がオフになって、ビット線が読取りまたは書込み可
能となる。前記ビット列が選択解除された時、T1とT3は
再びオンになって、ビット線をプルアップする。このリ
ストア方式は、選択されたビット線だけをリストアすれ
ばよいため、リストア電流が非常に少ないという利点を
有する。選択されなかったビット線は変化しないままで
ある。

ビット列の読取りは、バイポーラ差動電流スイッチTLお
よびTRによって行なわれる。読取り電流は共通電流源Is
によって供給され、Isはセンス増幅器（図示せず）から
供給される。データはSALおよびSAR上で電流操向センス
増幅回路（図示せず）によって読み取られる。書込みは
トランジスタT2およびT4によって行なわれるが、T2およ
びT4は他のビット選択回路とエミッタ接続され、書込み
制御回路（図示せず）によって制御される。書込み操作
中、ビット列の一方（データに応じてBLまたはBRのいず
れか）がT2またはT4のいずれかによって負にプルされ
る。セルの書込みは相補的に行なわれる。高電位側のビ
ット線がセルに電流を流し込み、低電位側がセルから電
流を引き出す。この相補式書込み方式により、非常に高
速の書込み時間が可能となる。

本発明のビット・デコーダおよびビット選択回路の特徴
と利点のいくつかを要約すると、以下の通りである。

（ａ）高速。第１のビット・アドレス線（IN1）がビッ
ト・デコーダ（第６図）内のPFETインバータに両相エミ
ッタ・フォロワ出力を供給するため、デコーダの遅延が
最小限に保たれる。さらに、PFETデバイスP1は待機状態
中も完全にオフになることはなく、わずかにオンの状態
に意図的に保たれるため、そのスイッチング遅延も最小
である。２段デコードによって、256個のうちから１個
を選択するのに、各ビット・デコーダに３つの入力があ
れば充分である。これによって、回路のデバイス数が減
少するのみならず、ノード１に見られる容量性負荷も減
少する。回路の複雑さと性能とが共に改善される。

（ｂ）単純なリストア。通常の読取り／書込みデコード
信号に加えて、ビット・デコーダはまた、ビット選択回
路にリストア信号に供給する。ビット線のリストアは、
ビット・デコーダが選択解除された時に適正な時点で自
動的に行なわれる。したがって、明示的なリストア・タ
イミングまたはクロック駆動回路は不要である。

（ｃ）飽和および安定性の制御。電流ミラー・エミッタ
・フォロワ構成（T2−T3）（第６図）は２つの機能を受
け持つ。第１に、T2はデコーダが選択されている間、ト
ランジスタT3に対する飽和防止クランプとして働く。リ
ストア信号が飽和領域に向かって低下する間に、T3のVB
EはT2のVBEよりも高速度で増大する。P1からの過大なベ
ース駆動電流はT2を通して操向されて、T3が過度の飽和
状態になることを防ぐ。第２に、T2はビット・デコード
線に対する発振クランプとしても働く。ビート・デコー
ド信号は大電流スイッチに送られるため、高い誘導負荷
がこれを不安定にする傾向がある。T2はより良い安定性
を得るため、エミッタ・フォロワ構成の利得の減衰を助
ける。

ワード・アドレス／デコード方式 次に、本発明の第２図のワード・アドレス／デコード回
路14について説明する。第１図を参照すると、ワード・
アドレス／デコード回路14のより詳細なブロック図が示
されている。この２段マトリクス・デコード方式では、
複数のデコードされていないワード・アドレス線（W0な
いしW8）が複数のワード・アドレス・レシーバ回路20に
入力される。各レシーバ回路は第３図および第４図のビ
ット・レシーバと同形式のレシーバ回路でよいが、好ま
しい実施例では、各レシーバ回路は１個の入力を有し、
また前記アドレスの１ビットに対する第１段デコードの
（部分的にデコードされた、または中間の）ワード・ア
ドレスを供給する複数（たとえば８個）の出力を有す
る。出力の４個は入力と同相であり（図中の“IP"）、
出力の４個は位相外れである（図中の“OP"）。（同時
に第10図を参照されたい） アドレス・レシーバの出力は24本のワード・アドレス線
WA0−WA23に様々な組合せで接続され、完全な第１段ワ
ード・デコードを実行する。これらのアドレス線は３つ
のグループに分けられる。第１図に示すように、グルー
プ１はWA0−WA7を含み、グループ２はWA8−WA15を含
み、グループ３はWA16−WA23を含む。これによってアド
レス線はワード・アドレスに対する第２段デコード回路
に適正に接続される。

第２段ワード・デコードは、複数のワード・デコーダ回
路50によって行なわれる。本発明の１実施例におけるよ
うに256KビットSRAMに対するワード・デコードを扱うに
は、それぞれIN1、IN2、IN3など複数の入力を有する512
個のワード・デコーダ50が必要である。各入力は、中間
アドレス線（第１段ワード・デコード出力線）の各グル
ープ内の１本の線に様々な組合せで接続される。

アドレス・ゲート18は、読取りまたは書込みの開始時に
第１段の出力を解放してビット・デコーダに送り、待機
中はデコーダを選択解除する。前述のように、ゲート18
はクロックによる同期モードで動作することができ、非
同期動作にはATD回路をその代りに使用することができ
る。

本発明で利用される２段マトリクス・ワード・デコード
方式は、ワード・アドレス線上のファン・アウト数が少
なくなる点で、１段方式に比べて大きな利点がある。フ
ァン・アウト数は４分の１に減少し（すなわち、256個
の代りにわずか64個のデコーダへのファン・アウト）、
アドレス線のスイッチング速度が大きく向上する。各ワ
ード・デコーダへの入力の数も９から３に減少する。さ
らに、このデコード方式の全回路をアレイと共に１個の
半導体チップ上に製作することができる。

本発明のアドレス・レシーバ回路20、アドレス・ゲート
18、およびワード・デコーダ回路50の好ましい実施例
が、それぞれ第４図、第５図、および第８図により詳細
に示されている。アドレス・レシーバ回路およびアドレ
ス・ゲート回路についてはすでに説明済みである。

ワード・デコーダ回路 第８図を参照すると、本発明による第１図のワード・デ
コーダ回路50のBICMOSによる実施例が示されている。本
発明の特筆すべき特徴は、このワード・デコーダ回路が
駆動部分52に結合されたBICMOSデコード部分52を含んで
いることである。デコード部分52は論理NOR/OR回路とし
ても動作する。第８図の回路は、複数の入力（好ましい
実施例では、IN1、IN2、IN3の３個）と１個の出力「ワ
ード・デコード」を有する。入力は第１図のワード・ア
ドレス線から取り出され、各デコーダ回路の出力は、記
憶セルの行に接続するため、メモリ・アレイのワード線
に結合されている。

好ましい実施例では、デコーダまたはNOR/OR部分52は、
５個のNFETと１個のPFETと１個のバイポーラ・トランジ
スタを含む、３入力２出力７デバイス回路からなる。入
力IN1、IN2、IN3はそれぞれ３個のNFET N1、N2、N3の
ゲートに結合されている。入力IN1はPFET P1のゲート
にも結合され、P1のソース−ドレイン間電流経路はN1の
ソース−ドレイン間電流経路と直列に結合されてインバ
ータを形成する。入力NFET N2およびN3のソース−ドレ
イン間電流経路は、この回路の内部ノード１と３の間に
並列に結合される。デバイスP1のソース−ドレイン間電
流経路は、第１電圧源VCC、入力NFET N1、ノード２、
任意選択のブリーダNFET N5、および第２電圧源VEEに
直列に結合されている。ノード１は部分52の１つの（NO
R電圧からなる）「出力」を供給し、ノード２は部分52
のもう１つの（ORと等価な電流からなる）「出力」を供
給する。

本発明の第８図のワード・デコーダ回路50の部分52のも
う１つの特筆すべき特徴は、バイポーラ・トランジスタ
T4であり、これは好ましい実施例ではNPNトランジスタ
である。従来技術とは異なり、トランジスタT4は、デコ
ーダ回路の選択解除時にノード１の駆動（プルダウン）
に使用されるだけでなく、部分52の基本的NOR/OR論理操
作の実施を助けるためにも使用される。これは、IN1、I
N2またはIN3のいずれかが「高レベル」の時にノード１
に対してT4が行なうクランプ動作によって実施される。
入力の特定の組合せの際に、ノード１をプルアップしよ
うと試みるP1に「対抗する」ため、T4はノード１をプル
ダウンして適正な論理NOR/OR出力を供給しなければなら
ない。第８図の部分52は、バイポーラ・トランジスタT4
がなければ、ノード１に正しい論理NOR出力を供給しな
い。トランジスタT4はまた、ノード１での出力に対する
入力IN1−IN3のノイズの影響の減少を助け、入力に直列
接続されたPFETデバイスを不要にする。

本発明のもう１つの特徴は、PFETデバイスP1がノード１
に対する能動プルアップ・デバイスとして機能すること
であり、またP1がデバイスN1とあいまってIN1−IN3に現
れる部分的にデコードされた（中間のまたは第１段デコ
ードの）ワード・アドレスの入力デコードを助けること
である。この回路にはただ１つのPFETしか必要でない。

本発明のもう１つの特徴は、P1が、たとえ待機モードの
ときでも、常に少なくともわずかに「オン」であること
である。これは、アドレス・レシーバ回路（第４図）か
ら受け取る入力の「高」レベルを正しく調整すること、
およびこのPFETのターン・オン閾値電圧を（たとえば製
造中に）調整することによって達成される。IN1が「オ
フ」から「オン」へ（たとえば「高レベル」から「低レ
ベル」へ）と変化する際に、P1の出力は「わずかにオ
ン」から「完全にオン」へと変化する。これにより、メ
モリ・アドレッシング速度が大きく向上し、したがって
読取り操作および書込み操作の速度も大きく向上する。

第８図の回路の部分52に関する説明の最後に、デバイス
N4およびN5はそれぞれノード３および２に対する任意選
択のブリーダまたは放電（プルダウン）デバイスとして
動作し、またデバイスN5とT2が協働してノード２に対す
る電圧クランプとして動作する。

部分52はノード１および２で第８図の駆動部分54に結合
されている。好ましい実施例では、駆動部分54は、ワー
ド・デコード信号を出力で供給する２入力１出力３デバ
イスのバイポーラ回路からなり、プッシュプル構成のト
ランジスタT1およびT2によって駆動される。前記のワー
ド・デコード出力は、トランジスタT1のエミッタ（T2の
コレクタ）から取り出される。回路部分54の「入力」は
部分52のノード１および２から取り出され、それぞれト
ランジスタT1およびT2のベースに結合される。トランジ
スタT3は、T2の低レベル飽和防止クランプとして働く。
トランジスタT2は、部分52のNFET N1によって供給され
るノード２からの電流によって独特な方式でバイアスさ
れる。

ワード・デコーダ回路の動作 次に、第８図の回路の動作について説明する。第11図の
波形を同時に参照されたい。

第２段デコード機能は、BICMOSフロント・エンドとバイ
ポーラ・プッシュプル出力とを有する高速ワード・デコ
ーダ（第８図）によって実行される。３つのデコード入
力がそれぞれ３つのアドレス・グループ内の１本のアド
レス線に接続されている。ワード線を選択するには、３
個の入力がすべて低レベルでなければならない。512個
のワード・デコーダのうちの１個だけがデコードされ
て、選択されたワード線を高レベルに駆動する。各ワー
ド・デコーダ出力（WL）は512個の記憶セルにファン・
アウトされて、それに接続された全セルがワード線の選
択および選択解除時に活動化されるようにする。

（ａ）待機／非選択状態。待機状態では、アドレス・ゲ
ート18（第４図）の出力は高レベルである。デコーダを
ディスエーブルするために、入力（IN1、IN2またはIN
3）のうち少なくとも１個が高レベルである。この状態
のとき、PMOSデバイスP1（第８図）、VBEよりも低い電
圧レベルがその閾値電圧として選択されているため、
「わずかに」オンに保たれる。NMOSデバイスN1は「完全
に」オンになって、ノード１をクランプ・ダウンし、そ
れによってエミッタ・フォロワT1をオフにする。P1から
供給される少量の直流電流がN1を通って流れ、ワード線
のプルダウン・トランジスタT2をオンに保つ。WLの非選
択レベルはクランプ・トランジスタT3によって定義さ
れ、T3は電源およびデバイスの変動に追従するように、
チップ上で発生された基準電圧源（VRF）によって制御
される。

（ｂ）選択状態。メモリの読取り操作または書込み操作
のためにワード・デコーダを選択するには、３個のデコ
ーダ入力がすべて低レベルでなければならない。NMOSデ
バイスN1−N3はオンになり、PMOSデバイスP1は「わずか
に」オンから「完全に」オンへ切り替えられる。したが
ってノード１がVCCにプルアップされ、T1は素早くオン
になってワード線を高レベルに駆動する。

上記のワード・デコーダ／ドライバ回路は、スイッチン
グ速度が非常に高速であり、かつ回路がさほど複雑でな
いという利点を有する。最初のワード・アドレス線がPM
OSインバータ（第８図）にバイポーラ・エミッタ・フォ
ロワのプルアップを供給するので、デコーダの遅延は最
小限に保たれる。さらに、PMOSデバイスP1は待機状態中
も完全にオフになることはなく、わずかにオンの状態に
意図的に保たれるため、そのスイッチング遅延も最小で
ある。この２段デコードにより、512個のうちから１個
を選択するのに、ワード・デコーダに３つの入力があれ
ば充分である。これによって、回路のデバイス数が減少
するのみならず、ノード１に見られる容量性負荷も減少
する。回路の複雑さと性能とが共に改善される。

本発明の好ましい実施例を参照して本発明を具体的に示
し説明してきたが、当業者なら理解するように、本発明
の趣旨および範囲から逸脱することなく、形態および細
部に種々の変更を加えることができる。たとえば、前記
実施例のNFETトランジスタを適当な変更を加えた上でPF
ETトランジスタで置き換えることも、その逆も可能であ
る。また、NPNのバイポーラ・トランジスタを適当な変
更を加えた上でPNPトランジスタで置き換えることも、
その逆も可能である。また、本発明は、たとえば（異な
るセルを用いる）多重ポート・メモリ、読取り専用メモ
リ、光メモリ、電気光メモリなど、他の形式のメモリに
も応用できる。光メモリおよび電気光メモリでは、本出
願書中でいう「信号」が、電圧レベルではなく光パルス
となる。

【図面の簡単な説明】

第１図は、本発明によるメモリ・ワード・アドレス／デ
コード回路のブロック図である。 第２図は、本発明によるメモリ・アレイおよびそれに関
連するアドレス回路およびデコード回路の全体のブロッ
ク図である。 第３図は、メモリ・ビット・アドレス／デコード回路の
ブロック図である。 第４図は、本発明によるメモリ・アドレス回路で使用さ
れるアドレス・レシーバ回路20の概略回路図である。 第５図は、メモリ・ビット・アドレス回路（第３図）で
使用されるアドレス・ゲート・レシーバ回路18の概略回
路図である。 第６図は、メモリ・ビット・アドレス回路（第３図）で
使用されるビット・デコーダ回路30の概略回路図であ
る。 第７図は、メモリ・ビット・アドレス回路（第３図）で
使用されるビット選択回路40の概略回路図である。 第８図は、本発明によるメモリ・ワード・アドレス回路
（第１図）で使用されるワード・デコーダ回路50の概略
回路図である。 第９図は、第３図のビット・アドレス・レシーバ回路20
の代表的な第１段の（部分的にデコードされた）ビット
・アドレス出力を示す図表である。 第10図は、第１図のワード・アドレス・レシーバ回路20
の代表的な第１段の（部分的にデコードされた）ワード
・アドレス出力を示す図表である。 第11図は、第１図、第３図、第６図、第７図および第８
図の回路の様々のビット線、ワード線およびリストア線
の選択および選択解除を示す一連の波形図である。 10……メモリ・アレイ、11……記憶セル、12……ビット
・アドレス／デコード回路、14……ワード・アドレス／
デコード回路、16……読取り／書込み回路、18……アド
レス・ゲート（ATD）、20……ビット・アドレス・レシ
ーバ回路またはワード・アドレス・レシーバ回路、30…
…ビット・デコーダ回路、40……ビット選択回路、50…
…ワード・デコーダ回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】第１電圧源と第１ノードと第２ノードの間
   に直列接続された、異なる導電型の、第１および第２の
   電界効果トランジスタ（FET）と、 前記の第１および第２のFETの制御端子に接続された第
   １入力端子と、 前記第１ノードと第３ノードの間に並列接続された第３
   および第４の入力FETと、 前記の第３および第4FETの制御端子にそれぞれ接続され
   た第２および第３の入力端子と、 前記第１ノードと第２の電圧源との間に接続され、制御
   端子が第３のノードに接続されている、バイポーラ・ト
   ランジスタと、 前記第２ノードと前記第２電圧源の間に結合された第１
   ブリーダ・デバイスと、 前記第３ノードと前記第２電圧源の間に結合された第２
   ブリーダ・デバイスと、 前記の第１および第２の電圧源の間に接続され、前記の
   第１および第２のノードに接続された入力を有し、前記
   の第１および第２のノードの信号に応答してワード・デ
   コード信号を発生するよう配置された、出力駆動手段と を含むことを特徴とする、スタティック・ランダム・ア
   クセス・メモリ・アレイ用のBICMOSワード・デコード回
   路。
2. 【請求項２】前記出力駆動手段がブッシュープル構成の
   ２個のバイポーラ駆動トランジスタを含み、１個のバイ
   ポーラ・トランジスタのエミッタがワード・デコード信
   号を供給するように配置されていることを特徴とする、
   請求項１に記載のワードデコード回路。
3. 【請求項３】さらに、前記出力駆動手段内に飽和防止ク
   ランプを含むことを特徴とする、請求項１に記載のワー
   ド・デコード回路。
4. 【請求項４】前記飽和防止クランプが１個のバイポーラ
   駆動トランジスタのエミッタと前記第１ノードの間に結
   合されたバイポーラ・トランジスタを含むことを特徴と
   する、請求項３に記載のワード・デコード回路。
5. 【請求項５】各ブリーダ・デバイスが１個のFETを含
   み、それぞれの制御端子がドレイン端子に結合されてい
   ることを特徴とする、請求項１に記載のワード・デコー
   ド回路。