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JPH0748550B2 - 半導体装置及びその製造方法 - Google Patents
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JPH0748550B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0748550B2
JPH0748550B2 JP2046026A JP4602690A JPH0748550B2 JP H0748550 B2 JPH0748550 B2 JP H0748550B2 JP 2046026 A JP2046026 A JP 2046026A JP 4602690 A JP4602690 A JP 4602690A JP H0748550 B2 JPH0748550 B2 JP H0748550B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置及びその製造方法に関するものであ
って、特にメモリ素子のキャパシター形成時、使用され
る誘電体膜の特性を向上させることができる半導体装置
及びその製造方法に関する。
（従来の技術） 最近、半導体製造技術が発達し、メモリ素子の応用分野
が拡大されて行くに従って、大容量のメモリ素子の開発
が進められているが、特にメモリセルをキャパシターと
トランジスタで構成することにより、高集積化に有利な
DRAM（Dynamic Random Access Memory）の刮目に価する
発展が遂げられた。
DRAMは、集積度の向上のためのメモリセル構造によっ
て、従来の平面型（Planar type）キャパシターセルか
ら積層型（stacked type）キャパシターセルと溝型（tr
ench type）キャパシターセルとが考案され、溝型キャ
パシターを使用したDRAMは１メガビットレベルで実用化
され始めている。
このような大容量のメモリ素子のキャパシター用誘電体
膜では、従来使用していた酸化膜から、窒化膜／酸化膜
の構造、及び積層型である酸化膜（Oxide）／窒化膜（N
itride）／酸化膜（Oxide）、即ち、ONO構造についての
研究が多角的に行われているが、このONO構造の誘導体
膜製造工程は第１（イ）図ないし第１（ニ）図に示さ
れ、これを簡単に説明すると次の通りである。
先ず、第１（イ）図に示すように、キャパシター基板10
上に酸化膜OX1を10Å〜200Å程度の厚さに形成し、この
酸化膜OX1上に低圧化学気相蒸着（Low Pressure Chmica
l Vapor Deposition以下、LPCVDと称する）装置を利用
して50Å〜200Å程度の厚さを有する窒化膜Ｎを第１
（ロ）図の如く形成し、この窒化膜Ｎを酸化させて10Å
〜200Å程度の厚さに第１（ハ）図の如く２度目の酸化
膜OX2を形成して酸化膜／窒化膜／酸化膜構造の誘電体
膜（Ｉ）を形成する。次いで上記２度目の酸化膜OX2上
にキャパシター上層基板11で500Å〜3000Åの多結晶シ
リコンを形成し、第１（ニ）図に示すようなキャパシタ
ーを形成する。
このような従来の誘電体膜の製造方法における窒化膜
は、誘電常数εが酸化膜に比べて約1.9倍大きい反面、
膜形成時使用されるLPCVD塗布特性上形成される膜質自
体のピンホールや結晶欠陥又は不純物偏析による欠陥等
を含んでいるために、低い供給電圧においても漏れ電流
が増加してキャパシターの電気的特性を低下させる短所
があった。
（発明が解決しようとする課題） 従って本発明の目的は、上記の如き従来技術の問題点を
解決することができる多層の窒化膜構造を有する誘電体
膜を具備した半導体装置を提供することにある。
本発明の他の目的は上記構造の誘電体膜を具備した半導
体装置を効率的に製造し得る製造方法を提供することに
ある。
（課題を解決するための手段） 上記目的を達成するために本発明による半導体装置は、
第１及び第２誘電体層間に酸化膜と窒化膜とを具備した
半導体装置において、前記窒化膜は多層構造からなるこ
とを特徴とする。
酸化膜／多層の窒化膜／酸化膜の構造になるように、先
ず第１誘電体層上に酸化膜を形成し、該酸化膜上に多層
の窒化膜を形成し、この多層の窒化膜上に２度目の酸化
膜を形成した構造が好適である。
また、本発明による半導体装置の製造方法は、第１導電
体層上に酸化膜を形成する第１工程と、前記第１工程か
ら得られた酸化膜上に窒化膜を多層に形成する第２工程
と、前記第２工程から得られた窒化膜上に第２導電体を
形成する第３工程からなることを特徴とする。
最も好適な製造方法は、第１導電体層上に形成された酸
化膜上に多層の窒化膜を形成する際に、この窒化膜質自
体の欠陥を補完し得る超薄膜の酸化膜を自然的又は人為
的に前記多層の窒化膜等の間に形成する過程を含むこと
を特徴とする。
（実施例） 以下、添付の図面を参照して本発明による半導体装置の
誘電体膜の構造及びその製造方法を詳細に説明する。
本発明による半導体装置の導電体層Ｉは第２（ハ）図に
示すように、第１導電体層10上に酸化膜OX1を形成し、
該酸化膜OX1上に第１窒化膜N1、第２窒化膜N2等からな
る多層の窒化膜MNを形成し、この多層の窒化膜MN上に２
度目の酸化膜OX2を形成して酸化膜OX1/多層の窒化膜MN/
酸化膜OX2の構造を成す。
本発明による半導体装置の製造方法は、４つの工程に大
きく分けられるが、これを第２（イ）図ないし第２
（ニ）図に基づいて１工程ずつ説明することにする。
第１工程は第１導電体層10上に酸化膜OX1を形成する工
程であって、第１導電体層10である多結晶或いは多結晶
シリコン上に10Å〜200Å程度の厚さを有する酸化膜OX1
を第２（イ）図の如く形成する。
第２工程は第１工程から得られたサンプル上に多層の窒
化膜MNを形成する工程であって、上記工程で得られた酸
化膜OX1上にLPCVD装置を利用してNH3ガスを流しなが
ら、50Å〜200Åの窒化膜を形成する。この窒化膜は適
切な厚さに従って２段階〜５段階に分けて第２（ロ）図
のような多層の窒化膜MNに形成する。又、この多層の窒
化膜MN形成時、この窒化膜自体の欠陥を補完するために
ウエハー保存方式による段階別窒化膜形成時、遅延時間
の限度内に10Å未満である超薄膜の酸化膜OXTを、第２
（ハ）図の円内に示すように、自然的或いは人為的に上
記多層の窒化膜MNの間に形成する。即ち、第１導電体層
10上に形成された酸化膜OX1上にLPCVD装置を利用して第
１窒化膜N1を形成し、この第１窒化膜N1の表面を所定時
間室温で放置して10Å未満である超薄膜の酸化膜OXTを
形成し、更にLPCVD装置を利用して第２窒化膜N2を形成
する段階を少なくとも１度以上繰り返して、多層の窒化
膜MNを形成する。
第３工程は第２工程で得られたサンプル上に２度目の酸
化膜OX2を形成する工程であって、上記工程で得られた
多層の窒化膜MN上に15Å〜200Å程度の厚さに第２
（ハ）図の如く２度目の酸化膜OX2を形成する。従って
酸化膜／多層の窒化膜／酸化膜構造の誘電体膜Ｉを得る
ことができる。
第４工程は最終の工程であって、上記工程等を通じて形
成された誘電体膜Ｉ上に第２誘電体層11である多結晶シ
リコンを500Å〜3000Å程度の厚さに形成して第２
（ニ）図に示されたような大容量メモリ素子のキャパシ
ターを形成する。
上記の如き製造工程を経て製造された誘電体膜は膜の構
成要素である窒化膜を多層に形成し、同時にこの窒化膜
を多層に形成するときウェハー保存方式による段階別窒
化膜形成時、遅延時間の限度内で超薄膜の酸化膜を上記
多層の窒化膜等の間に形成することにより、窒化膜を１
段階に形成するとき表れる欠陥等、即ち、LPCVD塗布特
性上形成される膜質自体のピンホールや結晶欠陥又は不
純物偏析による欠陥等を補完することができるので、窒
化膜を使用する誘電体膜の特性を向上させることができ
る。
（発明の効果） 従ってこのような多層の窒化膜を使用する誘電体膜をメ
モリ素子のキャパシター用誘電体膜に適用すれば、従来
１段階で形成された窒化膜を使用した誘電体膜よりキャ
パシターの電気的特性が優れる。又、漏れ電流の場合、
従来の誘電膜に比べて１オーダー小さい値となり、漏れ
電流が１μＡに規定した破壊電界（breakdown field）
の場合、約10％程度優れた値を有する。
本発明による窒化膜の各段階形成方法はメモリ素子のキ
ャパシター、例えば平面型、積層型、溝型キャパシター
等の誘電体膜のみならず、窒化膜を使用する誘電体膜、
例えば書込みと消去とを電気的に行うEEPROM（Electric
ally Erasable Programmable Read Only Memory）の浮
遊ゲートと調節ゲートとの間のインターポリ（inter po
ly）層等にも適用することができる。
又、窒化膜を具備した半導体装置においても本発明によ
る多層の窒化膜を適用することができるのは勿論であ
る。
【図面の簡単な説明】
第１（イ）図ないし第１（ニ）図は従来の誘電体膜の製
造工程を示した工程順序図。 第２（イ）図ないし第２（ニ）図は本発明実施例による
誘電体膜の製造工程を示した工程順序図。 10……キャパシター基板または第１導電体層、11……キ
ャパシター上層基板または第２導電体層、OX1……酸化
膜、OX2……２度目の酸化膜、OXT……超薄膜の酸化膜、
Ｎ……窒化膜、MN……多層の窒化膜、N1……第１窒化
膜、N2……第２窒化膜、Ｉ……誘電体膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 27/108 29/788 29/792 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｊ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第１及び第２導電体層の間に１対の酸化膜
    を具備し、この１対の酸化膜の間に多層構造の窒化膜を
    具備した半導体装置において、上記多層構造の窒化膜の
    間に、超薄膜の酸化膜を具備してなることを特徴とする
    半導体装置。
  2. 【請求項２】第１導電体層上に酸化膜を形成する第１工
    程と、前記第１工程から得られた酸化膜上にLPCVD装置
    で第１窒化膜を形成した後、前記第１窒化膜表面を酸化
    させて前記表面を酸化させた第１窒化膜上にLPCVD装置
    で更に第２窒化膜を形成する過程を少なくとも１度以上
    繰り返すことにより多層の窒化膜を形成する第２工程
    と、前記第２工程から得られた窒化膜の上に第２導電体
    を形成する第３工程からなることを特徴とする半導体装
    置の製造方法。
JP2046026A 1989-11-08 1990-02-28 半導体装置及びその製造方法 Expired - Fee Related JPH0748550B2 (ja)

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