JPH0748631B2 - Decision feedback equalizer with built-in cyclic filter - Google Patents
Decision feedback equalizer with built-in cyclic filterInfo
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- JPH0748631B2 JPH0748631B2 JP62260227A JP26022787A JPH0748631B2 JP H0748631 B2 JPH0748631 B2 JP H0748631B2 JP 62260227 A JP62260227 A JP 62260227A JP 26022787 A JP26022787 A JP 26022787A JP H0748631 B2 JPH0748631 B2 JP H0748631B2
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Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、伝送路の等化器に関し、特に直流再生機能を
持った等化器に関する。The present invention relates to a transmission line equalizer, and more particularly to an equalizer having a direct current regeneration function.
等化器に要求される機能は線路損失を補償することにあ
わせて、ライントランス、直流疎止コンデンサにより発
生する直流遮断特性を補償することにあるが、従来の等
化器は、線路特性のみを補償しており、直流遮断特性に
ついては、AMI符号（Altenative Mark Inversion）、Bi
phase符号等伝送路符号のコーディングルールを工夫す
ることにより対処している。The function required of the equalizer is to compensate for the line loss as well as the DC cutoff characteristic generated by the line transformer and DC blocking capacitor, but the conventional equalizer has only the line characteristic. The AMI code (Altenative Mark Inversion), Bi
This is dealt with by devising a coding rule for transmission path codes such as phase codes.
上述した従来の等化器は、直流遮断対策として、コーデ
ィングルールを工夫しているのみであるため、瞬間的に
は、比較的大きな残留符号間干渉を発生してしまい、信
号対雑音比（S/N）ａ劣化がさけられないという欠点を
有する。The above-described conventional equalizer only devises the coding rule as a DC blocking measure, so that a relatively large residual intersymbol interference is generated instantaneously, and the signal-to-noise ratio (S / N) a It has a drawback that deterioration cannot be avoided.
本発明の等化器は、上述の欠点を除去するため、常時使
用される適応形判定帰還等化器とIIRフィルタと適応形
判定帰還等化器のタップ重み係数よりIIRフィルタの係
数を決定する制御回路とを備えている。The equalizer of the present invention determines the coefficient of the IIR filter from the tap weight coefficient of the always used adaptive decision feedback equalizer and IIR filter and adaptive decision feedback equalizer in order to eliminate the above-mentioned drawbacks. And a control circuit.
次に本発明を図面を参照して詳細に説明する。 Next, the present invention will be described in detail with reference to the drawings.
第１図は本発明の第１の実施例を示す回路図である。図
において本発明の等化器は、歪を含んだ信号が入力され
る入力端子を有する。歪を含んだ入力信号は加算器２に
供給される。この加算器２は後述する適応形判定帰還等
化器（DFE）４および巡回フィルタ（IIR）５からの推定
符号間干渉と加算または減算され、その出力を判定器３
に与える。DFE4はボーレート間隔のシフトレジスタ４−
１と、適応的に決定されるタップ重み係数（b1，b2……
bn）をシフトレジスタの内容に各々乗算する乗算器４−
２と、加算器４−３とから構成されている。また、フィ
ルタ５は加算器５−１と、固定係数（α）を乗算する乗
算器５−２と、シフトレジスタ５−３と、適応形判定帰
還等化器４の最終タップの重み係数bnを乗算する乗算器
５−４とから構成されている。第２図に入力端子１にお
けるインパルス応答を示す。ただし振幅は通常使用され
る自動利得回路等により前段において１に正規化されて
いるものとする。この時、時刻Ｏ〜ntの間は回線による
歪とトランスによる直流遮断歪が混存し、時刻nt以降
は、直流遮断歪のみが存在する。すなわち、時刻nt以降
はインパルス応答は で減衰する。ただしβはトランスのインダクタンス、線
路の特性インピーダンス、距離等で決定される定数であ
る。時刻Ｔ〜nTにおける符号間干渉は、ｎタップの判定
帰還等化器４で除去される。従ってｎタップ目の重み係
数bnは第２図における時刻ntでの符号間干渉と一致す
る。第２図のインパルス応答では、時刻nt以後 で減衰するので第１図のIIRフィルタ５の係数αがβに
一致し、かつ乗算器５−４の乗数がbnであれば、IIRフ
ィルタ５により第２図における時刻nt以降の符号間干渉
が完全に除去できる。第１図記載の実施例では、αは固
定であり、トランスのインダクタンス、線路のインピー
ダンス等の中心値で決定されるβに一致する様に設定さ
れている。第３図は本発明の第２の実施例を示す回路図
である。第１の実施例との相違は、IIRフィルタ５の係
数の決定法にある。すなわち第１の実施例ではIIRフィ
ルタ５のループ内の係数αは固定であるが、第２の実施
例では制御回路６により適応的に決定される。この決定
手順は以下による。FIG. 1 is a circuit diagram showing a first embodiment of the present invention. In the figure, the equalizer of the present invention has an input terminal to which a signal including distortion is input. The input signal including distortion is supplied to the adder 2. This adder 2 is added or subtracted with the estimated intersymbol interference from an adaptive decision feedback equalizer (DFE) 4 and a cyclic filter (IIR) 5 which will be described later, and the output thereof is determined by the decision unit 3
Give to. DFE4 is a baud rate interval shift register 4-
1 and tap weight coefficients (b 1 , b 2 ...
Multiplier 4-by multiplying the contents of the shift register by b n )
2 and an adder 4-3. The filter 5 includes an adder 5-1, a multiplier 5-2 that multiplies a fixed coefficient (α), a shift register 5-3, and a weighting coefficient b n of the final tap of the adaptive decision feedback equalizer 4. And a multiplier 5-4 for multiplying by. FIG. 2 shows the impulse response at the input terminal 1. However, it is assumed that the amplitude is normalized to 1 in the preceding stage by a normally used automatic gain circuit or the like. At this time, the distortion due to the line and the DC blocking distortion due to the transformer coexist between time O and nt, and only the DC blocking distortion exists after time nt. That is, after time nt, the impulse response is Decays at. However, β is a constant determined by the inductance of the transformer, the characteristic impedance of the line, the distance, and the like. Intersymbol interference from time T to nT is removed by the n-tap decision feedback equalizer 4. Therefore, the weight coefficient b n of the n- th tap matches the intersymbol interference at time nt in FIG. In the impulse response of Fig. 2, after time nt If the coefficient α of the IIR filter 5 in FIG. 1 coincides with β and the multiplier 5-4 of the multiplier 5-4 is b n , the IIR filter 5 causes intersymbol interference after time nt in FIG. Can be completely removed. In the embodiment shown in FIG. 1, α is fixed and is set so as to coincide with β which is determined by the central values of the inductance of the transformer and the impedance of the line. FIG. 3 is a circuit diagram showing a second embodiment of the present invention. The difference from the first embodiment lies in the method of determining the coefficients of the IIR filter 5. That is, the coefficient α in the loop of the IIR filter 5 is fixed in the first embodiment, but adaptively determined by the control circuit 6 in the second embodiment. The determination procedure is as follows.
適応形判定帰還等化器４内の２つのタップ係数biとbnは
第２図において、時刻it及びntでのインパルス応答値に
相当する。ただし、ｉおよびｎは、インパルス応答のテ
ールが に近似できる時点に選択しておく。この時，以下の式が
成立する。Two tap coefficients b i and b n in the adaptive decision feedback equalizer 4 correspond to impulse response values at times it and nt in FIG. However, for i and n, the tail of the impulse response is Select at a time that can be approximated to. At this time, the following formula is established.
ここで、bi，bn,i,n,は適応形判定帰還等化器４で求め
ることができるので、２式を直接計算することによりイ
ンパルス応答のテールの減衰定数βを求めることができ
る。ここでn/iを整数に選択すると、（２）式の演算は
より簡単になる。第４図は、 の場合の制御回路６の構成の一例を示す回路図である。
第４図において、制御回路６は各々bi，bnが入力される
入力端子６−１および６−２と、除算器６−３と、二乗
回路６−４から構成されている。出力端子６−５には が出力される。 Here, since b i , b n , i, n can be obtained by the adaptive decision feedback equalizer 4, the damping constant β of the tail of the impulse response can be obtained by directly calculating equation (2). . If n / i is selected as an integer here, the calculation of equation (2) becomes easier. Figure 4 shows 6 is a circuit diagram showing an example of the configuration of a control circuit 6 in the case of FIG.
In Figure 4, the control circuit 6 each b i, an input terminal 6-1 and 6-2 b n is inputted, a divider 6-3, and a squaring circuit 6-4. Output terminal 6-5 Is output.
第５図は、n/iが整数でない場合の制御回路６の一例を
示す回路図である。第５図の回路は関数 を折れ線にて近似するものである。すなわちTHi≦Ｘ＜T
Hi+1の時Ｙ＝aiX＋biで近似する。THiは閾値、ai，biは
定数である。いずれもROM（６−６）に内蔵されてい
る。乗算器６−７および加算器６−８により上記Ｙ＝ai
X＋biの演算を行う。FIG. 5 is a circuit diagram showing an example of the control circuit 6 when n / i is not an integer. The circuit in Figure 5 is a function Is approximated by a polygonal line. That is, TH i ≤X <T
When H i + 1 , it is approximated by Y = a i X + b i . TH i is a threshold, and a i and b i are constants. Both are built in ROM (6-6). The above-mentioned Y = a i is calculated by the multiplier 6-7 and the adder 6-8.
X + b i is calculated.
第６図は、（１）式を近似することによりβを求める制
御回路の一例を示す回路図である。第６図の構成では、
（１）式を変形した（５）式を使用している。すなわ
ち、βは１に近いので β＝１−β′（β′≪１）とおける……（３） なお、第６図において、参照数字６−9,6−10,6−11は
それぞれ加算器、乗算器、加算器を示す。以上３種類の
制御回路によりそれぞれインパルス応答のテールの減衰
定数βを求める事ができ、この値をIIRループ内の係数
αとする。この事によりIIRフィルタの２つの係数α，b
nが適応的に決定でき、第１の実施例よりも精度良くイ
ンパルス応答のテールを等化することができる。FIG. 6 is a circuit diagram showing an example of a control circuit for obtaining β by approximating the expression (1). In the configuration of FIG. 6,
Expression (5) obtained by modifying expression (1) is used. That is, β is close to 1, so β = 1-β '(β'<< 1) can be written (3) In FIG. 6, reference numerals 6-9, 6-10, and 6-11 represent adders, multipliers, and adders, respectively. The three types of control circuits described above can be used to determine the damping constant β of the tail of the impulse response, and this value is used as the coefficient α in the IIR loop. As a result, the two coefficients of the IIR filter α, b
n can be adaptively determined, and the tail of the impulse response can be equalized more accurately than in the first embodiment.
以上説明した様に本発明は通常使用される適応形判定帰
還等化器とIIRフィルタと適応形判定帰還等化器のタッ
プ重み係数によりIIRフィルタの係数を決定する制御回
路を有することにより、伝送路で発生する歪と、トラン
ス等で発生する直流遮断による歪の両方を補償すること
ができ、従来より高品質な等化器を提供することができ
る。As described above, the present invention has the control circuit that determines the coefficient of the IIR filter by the tap weighting coefficient of the adaptive decision feedback equalizer and IIR filter and the adaptive decision feedback equalizer that are normally used. It is possible to compensate for both the distortion generated in the path and the distortion caused by the DC cutoff generated in the transformer or the like, and it is possible to provide an equalizer of higher quality than ever before.
第１図および第３図は本発明の第１および第２の実施例
を示す回路図、第２図はインパルス応答波形図、および
第４図〜第６図は各々制御回路を示す回路図である。 図において、１……入力端子、２……加算器、３……判
定器、４……適応形判定帰還等化器、５……IIRフィル
タ、６……制御回路。1 and 3 are circuit diagrams showing first and second embodiments of the present invention, FIG. 2 is an impulse response waveform diagram, and FIGS. 4 to 6 are circuit diagrams showing control circuits, respectively. is there. In the figure, 1 ... input terminal, 2 ... adder, 3 ... determiner, 4 ... adaptive decision feedback equalizer, 5 ... IIR filter, 6 ... control circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾形 武則 宮城県黒川郡大和町吉岡字雷神２番地 宮 城日本電気株式会社内 審査官 松尾 淳一 (56)参考文献 特開 昭57−3440（ＪＰ，Ａ) 特開 昭59−64912（ＪＰ，Ａ) 特開 昭62−48816（ＪＰ，Ａ) 特開 昭62−43923（ＪＰ，Ａ) 特開 昭61−285831（ＪＰ，Ａ) 特開 昭60−112310（ＪＰ，Ａ) 特開 昭52−861753（ＪＰ，Ａ) 特公 平６−93598（ＪＰ，Ｂ２) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Takenori Ogata No.2 Raijin, Yoshioka, Yamato-cho, Kurokawa-gun, Miyagi Miyagi NEC Corporation Examiner Junichi Matsuo (56) References JP-A-57-3440 (JP, A) JP 59-64912 (JP, A) JP 62-48816 (JP, A) JP 62-43923 (JP, A) JP 61-285831 (JP, A) JP 60 -112310 (JP, A) JP-A-52-861753 (JP, A) JP-B 6-93598 (JP, B2)
Claims (1)
と，前記適応形判定帰還等化器のタップ係数に基き前記
巡回型フィルタのタップ計数を決定する制御回路とから
構成されたことを特徴とする判定帰還等化器。1. An adaptive decision feedback equalizer, a recursive filter, and a control circuit for determining a tap count of the recursive filter based on a tap coefficient of the adaptive decision feedback equalizer. A decision feedback equalizer characterized by.
Priority Applications (6)
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|---|---|---|---|
| JP62260227A JPH0748631B2 (en) | 1987-10-14 | 1987-10-14 | Decision feedback equalizer with built-in cyclic filter |
| US07/161,808 US5042026A (en) | 1987-03-03 | 1988-02-29 | Circuit for cancelling whole or part of a waveform using nonrecursive and recursive filters |
| AU12539/88A AU606392B2 (en) | 1987-03-03 | 1988-03-01 | Circuit for cancelling whole or part of a waveform using nonrecursive and recursive filters |
| CA000560208A CA1288826C (en) | 1987-03-03 | 1988-03-01 | Circuit for cancelling whole or part of a waveform using nonrecursive and recursive filters |
| EP88103169A EP0281101B1 (en) | 1987-03-03 | 1988-03-02 | Circuit for cancelling whole or part of a waveform using non-recursive and recursive filters |
| DE88103169T DE3886070T2 (en) | 1987-03-03 | 1988-03-02 | Circuit for the complete or partial cancellation of a waveform with non-recursive and recursive filters. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260227A JPH0748631B2 (en) | 1987-10-14 | 1987-10-14 | Decision feedback equalizer with built-in cyclic filter |
Publications (2)
| Publication Number | Publication Date |
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| JPH01101720A JPH01101720A (en) | 1989-04-19 |
| JPH0748631B2 true JPH0748631B2 (en) | 1995-05-24 |
Family
ID=17345118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62260227A Expired - Lifetime JPH0748631B2 (en) | 1987-03-03 | 1987-10-14 | Decision feedback equalizer with built-in cyclic filter |
Country Status (1)
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Families Citing this family (2)
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|---|---|---|---|---|
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| JP2010541467A (en) * | 2007-10-03 | 2010-12-24 | エルエスアイ コーポレーション | Continuous time decision feedback equalizer |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0775331B2 (en) * | 1985-08-21 | 1995-08-09 | 日本電気株式会社 | Adaptive interference canceller |
| JPS6248816A (en) * | 1985-08-28 | 1987-03-03 | Nec Corp | Decision feedback type equalizing system |
-
1987
- 1987-10-14 JP JP62260227A patent/JPH0748631B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01101720A (en) | 1989-04-19 |
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