JPH0748892B2 - あみだ形ソ−テイングスイツチ - Google Patents
あみだ形ソ−テイングスイツチInfo
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- JPH0748892B2 JPH0748892B2 JP17272686A JP17272686A JPH0748892B2 JP H0748892 B2 JPH0748892 B2 JP H0748892B2 JP 17272686 A JP17272686 A JP 17272686A JP 17272686 A JP17272686 A JP 17272686A JP H0748892 B2 JPH0748892 B2 JP H0748892B2
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- output
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の入端子と複数の出端子との間を内部ふ
くそう（ブロッキング）なく接続する交換スイッチに関
するものである。
くそう（ブロッキング）なく接続する交換スイッチに関
するものである。
あみだ形スイッチとしては、ｎ個の（但しｎは任意の整
数）入端子とｎ個の出端子との間を１対１に接続して片
方向に信号を伝達するｎ本のリンクにおいて、任意の隣
接する２本のリンクにまたがって、全体でnC2個（ｎ個
のうちから２個をとる組合せ）のスイッチ素子を配置し
て、ｎ個の入端子とｎ個の出端子との間を内部ふくそう
（ブロッキング）なく接続できるようにしたものを本発
明者等が既に提案し、特願昭61-30546号として特許出願
中である。
数）入端子とｎ個の出端子との間を１対１に接続して片
方向に信号を伝達するｎ本のリンクにおいて、任意の隣
接する２本のリンクにまたがって、全体でnC2個（ｎ個
のうちから２個をとる組合せ）のスイッチ素子を配置し
て、ｎ個の入端子とｎ個の出端子との間を内部ふくそう
（ブロッキング）なく接続できるようにしたものを本発
明者等が既に提案し、特願昭61-30546号として特許出願
中である。
ここで付言するに、俗に云うあみだくじは、交点にぶつ
かると必ず進行方向を変えるという規則で進むが、あみ
だ形スイッチにおいても同様に、入端子から出発してパ
ス（スイッチ素子）にぶつかると、必ず方向を変えると
いう規則のもとに接続経路が形成されるものである。
かると必ず進行方向を変えるという規則で進むが、あみ
だ形スイッチにおいても同様に、入端子から出発してパ
ス（スイッチ素子）にぶつかると、必ず方向を変えると
いう規則のもとに接続経路が形成されるものである。
所でかかる既提案のスイッチでは、所望のスイッチング
を行うためには、各スイッチ素子が現在ON,OFFのいずれ
の状態にあるかという情報が必要であり、この情報と入
端子番号、出端子番号とをもとにどのスイッチ素子をON
またはOFFするかを決めていた。すなわち各スイッチ素
子のON,OFFの状態のすべての場合（２のnC2乗個）に対
する情報を持つ必要があり、ｎが大きくなれば必要な情
報量は膨大になり、スイッチングアルゴリズムが複雑化
するという欠点があった。
を行うためには、各スイッチ素子が現在ON,OFFのいずれ
の状態にあるかという情報が必要であり、この情報と入
端子番号、出端子番号とをもとにどのスイッチ素子をON
またはOFFするかを決めていた。すなわち各スイッチ素
子のON,OFFの状態のすべての場合（２のnC2乗個）に対
する情報を持つ必要があり、ｎが大きくなれば必要な情
報量は膨大になり、スイッチングアルゴリズムが複雑化
するという欠点があった。
しかもこのスイッチでは、以上のスイッチングアルゴリ
ズムにより内部ふくそう（ブロッキング）なく接続する
ためには、既設定の入端子と出端子間の接続経路を、そ
の入と出の接続関係が変わらなくても変更する必要のあ
る場合があり、その端子が使用中であれば、通信中にそ
の接続経路が変わるという問題があった。
ズムにより内部ふくそう（ブロッキング）なく接続する
ためには、既設定の入端子と出端子間の接続経路を、そ
の入と出の接続関係が変わらなくても変更する必要のあ
る場合があり、その端子が使用中であれば、通信中にそ
の接続経路が変わるという問題があった。
第14図を用いてこの従来のスイッチのスイッチング例を
説明する。
説明する。
第14図はnC2個のスイッチ素子により構成されるｎ＝４
の場合の特願昭61-30546号で提案したスイッチの構成例
で、101,102,103,104は入端子、111,112,113,114は出端
子、121,122,123,124はリンク、131,132,133,134,135,1
36はスイッチ素子（パスとも呼ぶこととする）で、この
スイッチ素子は第15図に示すようにONとOFFの２つの状
態を取ることができる。
の場合の特願昭61-30546号で提案したスイッチの構成例
で、101,102,103,104は入端子、111,112,113,114は出端
子、121,122,123,124はリンク、131,132,133,134,135,1
36はスイッチ素子（パスとも呼ぶこととする）で、この
スイッチ素子は第15図に示すようにONとOFFの２つの状
態を取ることができる。
つまり第15図（ａ）に示すように、OFFの状態をとつて
いるときは、入端子141と142をスルーに出端子151と152
に接続し、ONの状態をとつているときは、第15図（ｂ）
に示すように、入端子141と142をクロスさせてそれぞれ
出端子152と151に接続する。
いるときは、入端子141と142をスルーに出端子151と152
に接続し、ONの状態をとつているときは、第15図（ｂ）
に示すように、入端子141と142をクロスさせてそれぞれ
出端子152と151に接続する。
第14図は131〜136のすべてのパスがONの時の状態を示し
ている。入端子名をa,b,c,d、出端子名を1,2,3,4とし、
各パスを通る入端子名を付与する。第14図の状態は各端
子の使用、未使用にかかわらず入端子と出端子とはa-4,
b-3,c-2,d-1と接続されている。
ている。入端子名をa,b,c,d、出端子名を1,2,3,4とし、
各パスを通る入端子名を付与する。第14図の状態は各端
子の使用、未使用にかかわらず入端子と出端子とはa-4,
b-3,c-2,d-1と接続されている。
今、ａの端子を出端子１に接続したいとする（端子ｄ、
１は未使用と仮定する）。この場合スイッチング後の状
態としては、ａとｄの接続先を入れ換えたことに相当す
る。従って、ａとｄの端子名が付与されたパス133をON
からOFFにスイッチングすると端子ａは端子１に接続さ
れる。
１は未使用と仮定する）。この場合スイッチング後の状
態としては、ａとｄの接続先を入れ換えたことに相当す
る。従って、ａとｄの端子名が付与されたパス133をON
からOFFにスイッチングすると端子ａは端子１に接続さ
れる。
次にパス133のみがOFFになっている第16図の状態を考え
る。端子a-1,c-2が使用中と仮定し、今、端子ｂを端子
４に接続しようとする場合、このスイッチングはパス13
3をOFFからONに、パス131,134をONからOFFにすることに
より実現できる。このスイッチング後の状態を第17図に
示す。
る。端子a-1,c-2が使用中と仮定し、今、端子ｂを端子
４に接続しようとする場合、このスイッチングはパス13
3をOFFからONに、パス131,134をONからOFFにすることに
より実現できる。このスイッチング後の状態を第17図に
示す。
しかしこのスイッチングではa-1の接続経路が変更され
ており、しかも前述の第14図で示した例と比べスイッチ
ングが複雑となっている。いずれにしろスイッチングは
その時のパスのON,OFFの状態に依存し、各状態において
どの端子とどの端子を接続するかによりどのパスをON,O
FFするかという膨大な情報が必要となる。
ており、しかも前述の第14図で示した例と比べスイッチ
ングが複雑となっている。いずれにしろスイッチングは
その時のパスのON,OFFの状態に依存し、各状態において
どの端子とどの端子を接続するかによりどのパスをON,O
FFするかという膨大な情報が必要となる。
また既設定の接続経路を変更しなくてもブロッキングを
生じないようにすることのできるあみだ形スイッチとし
て、（2n−ｎ−１）個のスイッチ素子により構成するあ
みだ形ノンブロッキングスイッチを、やはり本発明者等
が既に提案し、特願昭61-80201号として特許出願中であ
る。
生じないようにすることのできるあみだ形スイッチとし
て、（2n−ｎ−１）個のスイッチ素子により構成するあ
みだ形ノンブロッキングスイッチを、やはり本発明者等
が既に提案し、特願昭61-80201号として特許出願中であ
る。
しかし、かかる提案のスイッチのスイッチング制御は、
前述のスイッチと同様に全スイッチ素子のON,OFF状態の
すべての場合に対する情報が必要で、しかも前述のスイ
ッチより素子数が大きく増えているため、よりスイッチ
ングアルゴリズムが複雑化するという欠点があった。
前述のスイッチと同様に全スイッチ素子のON,OFF状態の
すべての場合に対する情報が必要で、しかも前述のスイ
ッチより素子数が大きく増えているため、よりスイッチ
ングアルゴリズムが複雑化するという欠点があった。
従って、あみだ形スイッチを用いる場合は、いかに簡易
なスイッチングアルゴリズムを提供するかが重要であ
る。
なスイッチングアルゴリズムを提供するかが重要であ
る。
そこで本発明は、簡易なアルゴリズムでスイッチングで
きるあみだ形スイッチを構成することを解決課題とし、
かかることを可能にしたあみだ形ソーテイングスイッチ
を提供することを目的とする。
きるあみだ形スイッチを構成することを解決課題とし、
かかることを可能にしたあみだ形ソーテイングスイッチ
を提供することを目的とする。
本発明は、特願昭61-30546号として出願したあみだ形ス
イッチが、実はソーテイング機能を有していることを利
用して、出端子番号だけでスイッチングできるように構
成したものである。
イッチが、実はソーテイング機能を有していることを利
用して、出端子番号だけでスイッチングできるように構
成したものである。
ここでソーテイング（sorting）とは、或るエントリー
のリストを数値なら数値に従って秩序正しく並べ替える
ことを意味し、ソーテイング技術はコンピュータで最も
研究された技術の１つであると云われている。
のリストを数値なら数値に従って秩序正しく並べ替える
ことを意味し、ソーテイング技術はコンピュータで最も
研究された技術の１つであると云われている。
ソーテイングスイッチとしては、Batcherによるスイッ
チがよく知られているが、これはソーテイングの基本と
する２×２スイッチ素子を複数個組み合わせて構成され
る形態のスイッチにおいてその素子間のリンクの接続法
に特別の制約を設けないものである。それに対し、本発
明の対象としているスイッチ形態は、２×２スイッチ素
子間のリンクの接続において、互いにクロスしないよう
にした形態の集合に属するスイッチである。すなわちこ
のような集合に属するスイッチ（これをあみだ形スイッ
チと呼ぶ）において、ソーテイング機能を持つようにし
たことが本発明の特徴である。
チがよく知られているが、これはソーテイングの基本と
する２×２スイッチ素子を複数個組み合わせて構成され
る形態のスイッチにおいてその素子間のリンクの接続法
に特別の制約を設けないものである。それに対し、本発
明の対象としているスイッチ形態は、２×２スイッチ素
子間のリンクの接続において、互いにクロスしないよう
にした形態の集合に属するスイッチである。すなわちこ
のような集合に属するスイッチ（これをあみだ形スイッ
チと呼ぶ）において、ソーテイング機能を持つようにし
たことが本発明の特徴である。
本発明によるあみだ形ソーテイングスイッチは、従来の
あみだ形スイッチのように全スイッチ素子の状態を知る
必要がなく、しかも各素子にスイッチング制御機能を分
散させたセルフルーテイングで行うため、共通制御機能
を必要としないかあるいは大幅にその負荷を軽減させる
ことができる。
あみだ形スイッチのように全スイッチ素子の状態を知る
必要がなく、しかも各素子にスイッチング制御機能を分
散させたセルフルーテイングで行うため、共通制御機能
を必要としないかあるいは大幅にその負荷を軽減させる
ことができる。
次に図を参照して本発明の実施例を説明する。
第１図は、本発明の一実施例、すなわち第14図の形態の
スイッチを用いて、本発明にかかるソーテイングスイッ
チを構成した例を示すブロック図である。
スイッチを用いて、本発明にかかるソーテイングスイッ
チを構成した例を示すブロック図である。
第１図において、201,202,203,204は入力信号にその接
続先の端子番号に相当する出力アドレスを付加してある
決められた情報フォーマットに編集し、クロックに同期
して信号を送出する出力アドレス付加装置、211,212,21
3,214,215,216はスイッチ素子、221,222,223,224はスイ
ッチ素子のスイッチング時間Ｔだけ遅延させる回路、23
1はクロック供給制御回路で時間Ｔの周期で201〜224の
各装置へ入力する。
続先の端子番号に相当する出力アドレスを付加してある
決められた情報フォーマットに編集し、クロックに同期
して信号を送出する出力アドレス付加装置、211,212,21
3,214,215,216はスイッチ素子、221,222,223,224はスイ
ッチ素子のスイッチング時間Ｔだけ遅延させる回路、23
1はクロック供給制御回路で時間Ｔの周期で201〜224の
各装置へ入力する。
211〜216のスイッチ素子は該素子に入力する２つの信号
の出力アドレスの大小を比較し、その結果によりONやOF
Fのどちらかに制御する機能（ソーテイング機能）を持
つ。第２図がその例で、出力アドレスi,jの大きさを比
較しｉ＜ｊなら第２図（ａ）に見られるようにOFFに、
ｉ＞ｊなら第２図（ｂ）に見られるようにONにスイッチ
ングする。この例は昇順にソーテイングする場合である
が、すべてを全く逆にソーテイングしてもよい。
の出力アドレスの大小を比較し、その結果によりONやOF
Fのどちらかに制御する機能（ソーテイング機能）を持
つ。第２図がその例で、出力アドレスi,jの大きさを比
較しｉ＜ｊなら第２図（ａ）に見られるようにOFFに、
ｉ＞ｊなら第２図（ｂ）に見られるようにONにスイッチ
ングする。この例は昇順にソーテイングする場合である
が、すべてを全く逆にソーテイングしてもよい。
１例として第１図の入力端子a,b,c,dにそれぞれ出力ア
ドレスが，，，の場合の信号が入力する例を考
える。たとえば211のスイッチには121のリンクからアド
レスの信号が、122のリンクからアドレスの信号が
入るため昇順にソーテイングするとこのスイッチはONに
制御される。このようにして第３図に示すようにスイッ
チングされることがわかる。ただし第３図は分かりやす
くするためスイッチ素子のみで表現している。
ドレスが，，，の場合の信号が入力する例を考
える。たとえば211のスイッチには121のリンクからアド
レスの信号が、122のリンクからアドレスの信号が
入るため昇順にソーテイングするとこのスイッチはONに
制御される。このようにして第３図に示すようにスイッ
チングされることがわかる。ただし第３図は分かりやす
くするためスイッチ素子のみで表現している。
ところでnC2個のパスよりなるあみだ形スイッチがソー
テイングできることは以下のように証明できる。
テイングできることは以下のように証明できる。
まず証明の簡単化のためにnC2個のパスを次のように配
置するとする。nC2=n-1C2＋（ｎ−１）であるため端子
数（ｎ−１）のスイッチに（ｎ−１）個のパスを付加す
ると端子数ｎのスイッチが構成できる。従って端子数ｎ
のスイッチの構成法を、端子数（ｎ−１）のスイッチに
（ｎ−１）個のパスをどうように付加するかの方法を与
えることで定義することができる。
置するとする。nC2=n-1C2＋（ｎ−１）であるため端子
数（ｎ−１）のスイッチに（ｎ−１）個のパスを付加す
ると端子数ｎのスイッチが構成できる。従って端子数ｎ
のスイッチの構成法を、端子数（ｎ−１）のスイッチに
（ｎ−１）個のパスをどうように付加するかの方法を与
えることで定義することができる。
まずｎ＝２のときは2C2＝１本のパスの配置法は第４図
の１通りしかない。次に端子数ｎのスイッチが構成され
たとして、端子数（ｎ＋１）のスイッチを第５図のよう
に構成する。次に端子数（ｎ＋２）のスイッチは第５図
のスイッチを用いて第６図のように構成する。第４図の
構成をもとに第５図と第６図の方法を交互に繰り返すこ
とにより、一般にｎの場合が構成できる。
の１通りしかない。次に端子数ｎのスイッチが構成され
たとして、端子数（ｎ＋１）のスイッチを第５図のよう
に構成する。次に端子数（ｎ＋２）のスイッチは第５図
のスイッチを用いて第６図のように構成する。第４図の
構成をもとに第５図と第６図の方法を交互に繰り返すこ
とにより、一般にｎの場合が構成できる。
このとき第５図と第６図は全く逆でもよい。すなわち第
４図をもとにｎ＝３のスイッチを構成する場合は、第５
図を適用すると第７図となり、第６図を適用すると第８
図となる。そしてｎ＝４を構成する時に、第７図を用い
て構成する場合は第６図を適用し、第８図を用いる場合
は第５図を適用する。それぞれの構成を第９図，第10図
に示す。この規則に従って構成すればよい。
４図をもとにｎ＝３のスイッチを構成する場合は、第５
図を適用すると第７図となり、第６図を適用すると第８
図となる。そしてｎ＝４を構成する時に、第７図を用い
て構成する場合は第６図を適用し、第８図を用いる場合
は第５図を適用する。それぞれの構成を第９図，第10図
に示す。この規則に従って構成すればよい。
そこでこのように構成されたあみだ形スイッチを用いて
ソーテイングの証明を行う。まずｎ＝２の時、スイッチ
素子１つのみで構成されているためソーテイングできる
ことは明らかである。
ソーテイングの証明を行う。まずｎ＝２の時、スイッチ
素子１つのみで構成されているためソーテイングできる
ことは明らかである。
次に第５図において端子数ｎのスイッチがソーテイング
できると仮定する。すなわちたとえばその出力b1,b2，
…，bnはb1＜b2＜…＜bnとなる。これらと端子an+1が、
ｎ本のパスが段階状に配置された902の部分に入力すれ
ば、その出力は正しくソーテイングされていることは容
易に確かめられる。ｎ＝２で成り立つのであるから、帰
納法の原理により一般にｎの場合で成り立つことがわか
る。この形態を用いて本発明のスイッチを構成した例を
第11図に示す。
できると仮定する。すなわちたとえばその出力b1,b2，
…，bnはb1＜b2＜…＜bnとなる。これらと端子an+1が、
ｎ本のパスが段階状に配置された902の部分に入力すれ
ば、その出力は正しくソーテイングされていることは容
易に確かめられる。ｎ＝２で成り立つのであるから、帰
納法の原理により一般にｎの場合で成り立つことがわか
る。この形態を用いて本発明のスイッチを構成した例を
第11図に示す。
このようにして、ｎ個の端子にすべて異なるアドレスを
持った信号が同時に入力されると、各スイッチ素子でソ
ーテイングすることにより必ず所望の接続端子へ接続す
ることができる。この時各スイッチ素子に２つの信号が
同時に入力するように、遅延素子により調節している。
また入力された信号が出力するまでにかかる全体のスイ
ッチング時間は最大nC2×Ｔである（パスの配置形態に
より異なる）。
持った信号が同時に入力されると、各スイッチ素子でソ
ーテイングすることにより必ず所望の接続端子へ接続す
ることができる。この時各スイッチ素子に２つの信号が
同時に入力するように、遅延素子により調節している。
また入力された信号が出力するまでにかかる全体のスイ
ッチング時間は最大nC2×Ｔである（パスの配置形態に
より異なる）。
しかし次の信号入力は前に入力された信号がすべて出力
するまで持つ必要はなく、時間Ｔの間隔で次々に入力す
ることができる。この様子を第12図に示す。すなわち各
入り回線に時間Ｔの間隔で次々に信号が到着すれば、待
ち合わせすることなくスイッチに入力でき、スイッチの
構成により決まる遅延時間mTだけ遅延して各出力回線に
次々に出力される。
するまで持つ必要はなく、時間Ｔの間隔で次々に入力す
ることができる。この様子を第12図に示す。すなわち各
入り回線に時間Ｔの間隔で次々に信号が到着すれば、待
ち合わせすることなくスイッチに入力でき、スイッチの
構成により決まる遅延時間mTだけ遅延して各出力回線に
次々に出力される。
ところでこの構成は各入端子に同時に入力した信号は各
出端子に同時に出力するものである。各出回線が独立
で、スイッチングに要する時間がすべての出回線で同一
にする必要がなければ、第13図のように各出端子と最も
近いスイッチ素子との間にある遅延回路を省略すること
ができる。
出端子に同時に出力するものである。各出回線が独立
で、スイッチングに要する時間がすべての出回線で同一
にする必要がなければ、第13図のように各出端子と最も
近いスイッチ素子との間にある遅延回路を省略すること
ができる。
以上説明したように、本発明によれば、あみだ形スイッ
チにおいて、出力アドレスだけで非常に簡単にスイッチ
ングすることができ、しかもセルフルーテイングである
ためスイッチング制御機能が分散され、高速化を図るこ
とができる。
チにおいて、出力アドレスだけで非常に簡単にスイッチ
ングすることができ、しかもセルフルーテイングである
ためスイッチング制御機能が分散され、高速化を図るこ
とができる。
また本発明の形態のスイッチは、呼設定時にスイッチン
グした後、固定の経路を用いる場合はブロッキングを生
じることがあるが、本発明のように情報単位に周期Ｔで
スイッチングすればブロッキングを生じない。
グした後、固定の経路を用いる場合はブロッキングを生
じることがあるが、本発明のように情報単位に周期Ｔで
スイッチングすればブロッキングを生じない。
【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示したスイッチ素子の取り得る状態を示す説明
図、第３図はソーテイングによりスイッチングできるこ
とを示す説明図、第４図はスイッチ素子の配置形態例を
示す説明図、第５図，第６図はそれぞれパス配置の１つ
の方法を示す説明図、第７図はスイッチ形態を第５図に
示した方法により構成した場合を示す説明図、第８図は
スイッチ形態を第６図に示した方法により構成した場合
を示す説明図、第９図，第10図はそれぞれパス配置図、
第11図は本発明の他の実施例を示すブロック図、第12図
は第11図に示した実施例に連続的に信号が入力する場合
の状況を示す説明図、第13図は本発明の更に他の実施例
を示すブロック図、第14図は従来のあみだ形スイッチの
構成を示す説明図、第15図は従来のスイッチ素子の取り
得る状態を示す説明図、第16図，第17図はそれぞれあみ
だ形スイッチのスイッチング法を示す説明図、である。 符号の説明 201,202,203,204…入力信号にその接続先の端子番号に
相当する出力アドレスを付加して、ある決められた情報
フォーマットに編集しクロックに同期して信号を送出す
る装置、211,212,213,214,215,216…スイッチ素子、22
1,222,223,224…スイッチ素子のスイッチング時間Ｔだ
け遅延させる回路、231…クロック供給制御回路、241,2
42,243,244,245,246,247,248,249,250,251,252…遅延回
路。
第１図に示したスイッチ素子の取り得る状態を示す説明
図、第３図はソーテイングによりスイッチングできるこ
とを示す説明図、第４図はスイッチ素子の配置形態例を
示す説明図、第５図，第６図はそれぞれパス配置の１つ
の方法を示す説明図、第７図はスイッチ形態を第５図に
示した方法により構成した場合を示す説明図、第８図は
スイッチ形態を第６図に示した方法により構成した場合
を示す説明図、第９図，第10図はそれぞれパス配置図、
第11図は本発明の他の実施例を示すブロック図、第12図
は第11図に示した実施例に連続的に信号が入力する場合
の状況を示す説明図、第13図は本発明の更に他の実施例
を示すブロック図、第14図は従来のあみだ形スイッチの
構成を示す説明図、第15図は従来のスイッチ素子の取り
得る状態を示す説明図、第16図，第17図はそれぞれあみ
だ形スイッチのスイッチング法を示す説明図、である。 符号の説明 201,202,203,204…入力信号にその接続先の端子番号に
相当する出力アドレスを付加して、ある決められた情報
フォーマットに編集しクロックに同期して信号を送出す
る装置、211,212,213,214,215,216…スイッチ素子、22
1,222,223,224…スイッチ素子のスイッチング時間Ｔだ
け遅延させる回路、231…クロック供給制御回路、241,2
42,243,244,245,246,247,248,249,250,251,252…遅延回
路。
Claims (1)
- 【請求項１】ｎ個の入端子とｎ個の出端子を持ち、任意
の入端子から任意の出端子に至る接続経路を設定するこ
とが可能な交換スイッチ（ただし、ｎは２以上の整数）
であって、 前記ｎ個の入端子と前記ｎ個の出端子との間をそれぞれ
１対１に接続して信号を伝達するｎ本の伝送路と、 隣接する２本の前記伝送路間に配置され、1,2と並べた
２個の入端子と、a,bと並べた２個の出端子との間で、1
-a,2-bの接続状態Ａと1-b,2-aの接続状態Ｂの２つの接
続状態をスイッチング制御により切り替える２×２の単
位スイッチ素子と、 を構成要素として、 前記ｎ本の伝送路及びそれらに１対１に接続された前記
ｎ個の入端子に対しそれぞれ順に１からｎまでの伝送路
番号及び入端子番号を付与した場合に、接続状態Ｂの前
記単位スイッチ素子を、前記入端子番号ｉ（ただし、１
≦ｉ≦ｎ）の入端子から入力された信号が前記伝送路番
号の昇順の方向に通過し、前記入端子番号ｊ（ただし、
１≦ｊ≦n,j≠ｉ）の入端子から入力された信号が前記
伝送路番号の降順の方向に通過するときの該単位スイッ
チ素子の配置場所（i,j）に、（i,j）の数字の組み合せ
が全て異なるように合計でｎ×（ｎ−１）/2個、配置し
た交換スイッチにおいて、 前記ｎ個の出端子に対しそれぞれ順に１からｎまでの出
端子番号を付与した場合に、前記ｎ個の入端子のうち任
意の入端子から入力される信号に対し、その出力先とな
る前記ｎ個の出端子のうちの任意の前記出端子番号と１
対１に対応し、前記出端子番号と同じく昇順に割り当て
られた出力アドレスを付与する手段を前記ｎ個の入端子
対応に具備し、 前記各単位スイッチ素子において、該単位スイッチ素子
の入端子1,2から入力される２つの信号にそれぞれ付与
された出力アドレスA1,A2の大小を比較し、A1＜A2の場
合は前記接続状態Ａ、A1＞A2の場合は前記接続状態Ｂと
するスイッチング制御手段、又はA1＜A2の場合は前記接
続状態B,A1＞A2の場合は前記接続状態Ａとするスイッチ
ング制御手段のうち、いずれか一方の手段を全ての前記
各単位スイッチ素子に具備して成ることを特徴とするあ
みだ形ソーティングスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17272686A JPH0748892B2 (ja) | 1986-07-24 | 1986-07-24 | あみだ形ソ−テイングスイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17272686A JPH0748892B2 (ja) | 1986-07-24 | 1986-07-24 | あみだ形ソ−テイングスイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6330091A JPS6330091A (ja) | 1988-02-08 |
| JPH0748892B2 true JPH0748892B2 (ja) | 1995-05-24 |
Family
ID=15947189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17272686A Expired - Fee Related JPH0748892B2 (ja) | 1986-07-24 | 1986-07-24 | あみだ形ソ−テイングスイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748892B2 (ja) |
-
1986
- 1986-07-24 JP JP17272686A patent/JPH0748892B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6330091A (ja) | 1988-02-08 |
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