JPH0750907B2 - Ｉｓｄｎ加入者線信号処理装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はISDN交換機、とくにその加入者線信号処理装置
に関する。

（従来の技術） ISDN交換方式は、CCITT勧告Ｉシリーズが承認され、そ
の実用性が進められている。ISDN交換機に使用される加
入者線信号処理装置は従来、中村他による「ISDN加入者
線信号処理装置の試作と評価（その１）」電子通信学会
交換研究会論文SE85−25がある。この文献に記載の方式
では、加入者線信号と信号処理装置との対応が一義的で
あった。

より詳細には、レイヤ２においてＤチャネルが集線段と
しての多重回路にて多重化され、この多重化されたＤチ
ャネル信号をレイヤ２処理部としてのLap Dプロセッサ
が扱い、レイヤ３とインタフェースする構成がとられて
いる。ISDN交換機では、すべての信号がフレームで送受
される。したがって、発呼ごとに異なる信号装置に接続
されたり、加入者信号線をｎ対１に集線するようなこと
は行なわない。したがって、各加入者線は信号処理装置
と常時接続を保っている。

（発明が解決しようとする問題点） しかしこのような固定的な構成では、システムの信頼性
および保守性に次のような問題があった。ひとつは、加
入者線と信号処理装置が直結しているので、信号処理装
置が障害になるとその運用単位に含まれる加入者がすべ
て不通になることである。これは、信号処理装置が多重
処理を行なう構成ではとくに重大となる。他のひとつ
は、信号処理装置に予備回路構成がとられていないた
め、その自律的な試験ができないことである。

本発明はこのような従来技術の欠点を解消し、システム
の信頼性および保守性が改善されたISDN加入者線信号処
理装置を提供することを目的とする。

（問題点を解決するための手段） 本発明は上述の問題点を解決するために、信号処理装置
において、信号処理回路部を物理的にｎ＋１あるいはｎ
＋２の予備構成とし、加入者線と信号処理装置の間の接
続をプログラマブルにしている。

（作 用） 本発明によれば、信号処理回路部の１つのLap Dプロセ
ッサが障害になると、加入者線とLap Dプロセッサの間
の接続を変更して障害Lap Dプロセッサに収容されてい
た回線を他の未使用のLap Dプロセッサの回線に割り当
てる。Lap Dプロセッサ相互間の試験は、１面構成の交
換回路において任意のLap Dプロセッサのタイムスロッ
トでの接続が可能であり、これによって空きLap Dプロ
セッサ回線を使用して行なう。またLap Dプロセッサと
端末の間の試験は、交換回路で空きLap Dプロセッサ回
線を任意のＤチャネルに接続して行なう。

（実施例） 本発明の実施例の説明に先立って、第４図を参照して従
来のISDN加入者線信号処理装置の例を若干説明する。こ
れは、前述の文献に記載のものでもあるが、レイヤ２に
おいて多数のＤチャネル（Dch）が多重回路210で多重化
される。多重回路210は集線段として機能し、その多重
化されたＤチャネル信号がレイヤ２処理部としてのLap
Dプロセッサ（SIG）212で扱われる。これらはｎ（ｎは
自然数）回路設けられている。Lap Dプロセッサ212で処
理された信号は、L2−L3,Mインタフェース部214によっ
てレイヤ３とインタフェースされる。信号はフレーム単
位で送受される。

この従来例では、発呼ごとに異なる信号装置に接続され
たり、加入者信号線をｎ対１に集線するようなことは行
なわれない。したがって、各加入者線は信号処理装置と
常時接続を保っている。

次に本発明によるISDN加入者線信号処理装置の実施例を
詳細に説明する。

第１図を参照すると、本発明の実施例では加入者線端局
装置（SLT）10が設けられている。これは、８つの加入
者を同時に収容し、通信情報信号と加入者線信号とを分
離する機能を有する。通信情報信号は、速度別に多重し
て2Mb/s〜8Mb/sハイウエイ（HW）で通信情報信号線11に
出力する。加入者線信号は８多重して2Mb/sで加入者線
信号線12に出力する。加入者数に応じて複数台の加入者
線端局装置10が増設される。

加入者線端局装置10の通信情報信号線11はネットワーク
20の入側に接続され、ネットワーク20で情報信号の交換
が行なわれる。ネットワーク20の出側は中継線端局装置
（DST）30に接続されている。

加入者線端局装置10の加入者信号線12は、加入者線信号
処理装置100に接続されている。加入者線信号処理装置1
00は、プロセッサ40と共に加入者線信号線12から入力さ
れた信号に応じて呼処理を行ない、ネットワーク20の通
話パス接続を実行する機能を有する。この呼処理は、レ
イヤ３機能を有するプロセッサ（CC）40で制御される。

加入者線信号処理装置100は、第１図に示すように基本
的には、１面構成の交換回路（MPX）110と、ｋ回路（ｋ
は自然数）のLap Dプロセッサ（SIG）120−１〜120−ｋ
と、インタフェース制御回路（IFC）130とからなる。そ
の具体的な構成例を第２図に示す。

加入者端局装置10からの加入者線信号線12−１〜12−ｊ
から各エラスティックストア（ES）111−１〜111−ｊ
（ｊは自然数）には、Ｄチャネルを８多重した2Mb/sの
ハイウエイが入力される。そのハイウエイフォーマット
は第３図に示すようになる。

エラスティックストア111−１〜111−ｊの他に本実施例
では、ｋ（自然数）個のエラスティックストア112−１
〜112−ｋが配設されている。エラスティックストア111
および112は、エラスティック機能を有するそれぞれ256
ビットの記憶装置である。その出力13−１〜13−ｊ、14
−１〜14−ｋには、各エラスティックストアから8MHzで
ハイウエイデータが読み出される。そのフォーマットは
第３図（ｃ）に示すものとなる。したがって信号線15に
は、8MHz8ビットの情報が現れ、そのフォーマットは第
３図（ｄ）に示すものとなる。

信号線15は直並列変換回路（S/P）113に接続されてい
る。直並列変換回路113は、その出力16に8MHz8ビットの
並列情報を出力する変換回路であり、そのフォーマット
第３図（ｅ）に示すものとなる。直並列変換回路113の
入力側には本実施例では、こうしたエラスティックスト
ア111−１〜111−ｊおよび同112−１〜112−ｋの組が８
組収容可能に構成されている。

直並列変換回路113の出力16は時間スイッチ（TSW）114
に接続されている。時間スイッチ114は、８ビットの情
報を1024タイムスロットの間で相互に入換えを行なう時
間交換スイッチであり、特定のタイムスロットをどのタ
イムスロットに入れ換えるかの接続制御情報データは、
制御メモリ（SCM）115に格納される。

時間スイッチ114の出力122は、並直列変換回路（P/S）1
16を通して別のｊ個のエラスティックストア119−１〜1
19−ｊに接続されている。並直列変換回路116は、時間
スイッチ114からの８ビット並列情報を直列信号に変換
して対応するエラスティックストア119−１〜119−ｊに
入力する。これらのエラスティックストア119−１〜119
−ｊもエラスティックストア111−１〜111−ｊなどと同
様にエラスティック機能を有する256ビットの記憶装置
であり、本実施例では最大８つの群のエラスティックス
トア119−１〜119−8,119−９〜119−16,...,119−57〜
11964に分かれている。それらの出力17−１〜17−ｊか
ら加入者線端局装置10に2Mb/sのハイウエイが出力され
る。その出力フォーマットは第３図（ａ）に示すものと
なる。

時間スイッチ114の出力122はまた、ｋ個の８ビットシフ
トレジスタ（SFT）117−１〜117−ｋの８ビット並列入
力にも接続されている。各シフトレジスタ117−１〜117
−ｋの出力18−１〜18−ｋからは、第３図（ｂ）に示す
ようなフォーマットの信号がLap Dプロセッサ120−１〜
120−ｋへ出力される。Lap Dプロセッサ120−１〜120−
ｋは出力19−１〜19−ｋを有し、それらからエラスティ
ックストア112−１〜112−ｋには、同（ｂ）に示すフォ
ーマットの信号が出力される。Lap Dプロセッサ120−１
〜120−ｋはまた、インタフェース制御回路130を介して
プロセッサ40とインタフェースされる。

加入者線端局装置10は、加入者線から受信した加入者線
信号を通信情報信号とＤチャネル情報とに分離し、前者
を通信情報信号線11に、また後者を加入者線信号線12に
出力する。Ｄチャネル情報は多重化され、第３図（ａ）
に示すフォーマットで各エラスティックストア111−１
〜111−ｊに入力される。またエラスティックストア112
−１〜112−ｋには、Lap Dプロセッサ120−１〜120−ｋ
の対応する出力19−１〜19−ｋから第３図（ｂ）に示す
フォーマットの信号が入力される。これらのエラスティ
ックストア112−１〜112−ｊおよび112−１〜112−ｋに
は、これらのフォーマットの信号が2Mb/sの速度で連続
的に入力される。本実施例では、エラスティクストア11
1−１〜111−ｋに入力されたハイウエイの有効タイムス
ロット数は８であり、エラスティックストア112−１〜1
12−ｋに入力されたハイウエイの有効タイムスロット数
は16である。

たとえばエラスティックストア111−１の出力13−１か
らは、第３図（ｃ）の13−１に示すタイミングに従って
離散的バーストで８ビットずつ8Mb/sで読み出される。
同様にして順次エラスティックストア111−２〜111−４
からＤチャネル情報が読み出され、次にエラスティック
ストア112−２〜112−４から同様にして８ビットずつ8M
b/sで読出しが行われる。こうして、第３図（ｄ）に示
すフォーマットの8Mb/sハイウエイ15に多重化され、直
並列変換回路113に入力される。これにより、エラステ
ィックストア111−１〜112−８の８回路と、同112−１
〜112−４の４回路の出力が合成され、同（ｄ）のフォ
ーマットで８本の8Mb/s,128タイムスロットハイウエイ
が得られ、直並列変換回路113に入力される。

直並列変換回路113では、この入力信号を同（ｅ）に示
すフォーマットで８ビット並列の情報信号列に変換し、
出力16に入力する。この情報信号列は、時間スイッチ11
4の一連の記憶位置、たとえば０番地から1023番地まで
の記憶位置に順次シーケンシャル形式で蓄積される。

時間スイッチ114では、制御メモリ115に蓄積されている
接続制御情報に従ってこの情報信号列がランダム読出し
形式で読み出される。これによって、1024個のタイムス
ロット内の任意のタイムスロットへ情報信号列が交換さ
れ、時間交換が行なわれる。

時間交換の行なわれた情報信号列は、一方では直並列変
換回路116によって8MHz,128タイムスロットの８本のハ
イウエイに展開され、他方ではｋ個のシフトレジスタ11
7−１〜117−ｋに入力される。並直列変換回路116の出
力は、本実施例では最大８つの群のエラスティックスト
ア119−１〜119−8,119−９〜119−16,...,119−57〜11
9−64に分けて接続される。その出力フォーマットは第
３図（ｄ）に示すものとなる。

各群内８つのエラスティックストア、たとえば119−１
〜119−8,への書込み動作は、8MHz、８ビットの離散的
バーストにて行なわれ、各エラスティックストア相互間
で書込み動作の位相がπ/64ずつずれるように構成され
ている。この書込みタイミングは、第３図（ｃ）に示す
13−ｉ（ｉは任意）のそれと一致している。

エラスティックストア119−１〜119−ｊからは、2MHzの
等速で各出力17−１〜17−ｊに読み出される。その信号
フォーマットは、第３図（ａ）に示すものとなり、読出
しタイミングは相互に同じ位相である。

時間スイッチ114の出力122はまた、シフトレジスタ117
−１〜117−ｋにも入力される。任意のシフトレジスタ1
17−ｉは、任意のチャネルにおけるタイムスロット出力
位置14−ｉ（３図（ｅ））で時間スイッチ114の８ビッ
ト出力をラッチし、次のチャネルの同じタイムスロット
の受信時までそのラッチデータを2Mb/sでシフトさせ、
出力18−ｉから順次これを出力する。その出力フォーマ
ットは同（ｂ）に示すようになる。各シフトレジスタ11
7−１〜117−ｋの動作は、互いに位相がπ/64ずつずれ
るように構成されている。Lap Dプロセッサ120−１〜12
0−ｋも同様に、互いに異なる位相で動作するように構
成されているが、相互関係はないので影響はない。シフ
トレジスタ117−１〜117−ｋの出力18−１〜18−ｋはLa
p Dプロセッサ120−１〜120−ｋに入力され、その出力1
9−１〜19−ｋから第３図（ｄ）のフォーマットでエラ
スティックストア112−１〜112−ｋに入力される。

このような動作によって、任意のエラステックストア11
1−１〜111−j,および112−１〜112−ｋに入力されるＤ
チャネル情報信号は、エラスティックストア119−１〜1
19−j,および120−１〜120−１〜120−ｊの任意のもの
に接続可能である。これら入側と出側の対応を示す情報
が制御メモリ115に蓄積される。

これから次のことが言える。まず、任意の加入者線端局
装置10から受けたハイウエイの任意のタイムスロット、
すなわち任意の加入者線信号は、任意のLap Dプロセッ
サ120−１〜120−ｋの任意のチャネルに接続できる。同
様に、任意のLap Dプロセッサ120−１〜120−ｋの任意
のチャネルは、任意の加入者線端局装置10へ出力される
ハイウエイの任意のタイムスロット、すなわち任意の加
入者線信号に接続できる。

次に、任意のLap Dプロセッサ120−１〜120−ｋの任意
のチャネルは、任意のLap Dプロセッサ120−１〜120−
ｋの任意のチャネルに接続できる。この接続は、T1段の
ノンブロック構成である。

図示の実施例では、時間スイッチ114に8MHz、1024タイ
ムスロットのものを使用し、１面構成としている。した
がって、Lap Dプロセッサ120−１〜120−ｋの処理可能
なＤチャネルの総数は、双方向で最大512チャネルであ
る。

これを一般化すると、Lap Dプロセッサの数とその扱え
るＤチャネルの数に対する加入者信号チャネルの数の間
に、次のような関係を定める。すなわち、Lap Dプロセ
ッサの１回路当りで処理できるＤチャネルの数ａと、第
１図に示した交換回路110の交換容量ｂと、加入者数す
なわちＤチャネル数ｃと、Lap Dプロセッサの数ｄとの
間には、交換回路110をbxbのノンブロック構成とする
と、 ｄ≦b/2a ｃ≦（ｄ−１）xaかつｃ≦dxa−２ なる関係を定める。

そこで、 ａ＝１のとき、ｄ≦b/2,c≦ｄ−２ ａ≧２のとき、ｄ≦b/2a,c≦（ｄ−１）xa （１） のようにする。この構成によって、Lap Dプロセッサに
は最低でも、 （１）物理的に１個以上の予備を有する、 （２）Ｄチャネルの数には、少なくとも２回線分の空き
がある、 という特徴がある。

通常は局側の設備として、Lap DプロセッサはLap Dを処
理するために単一回線分しか処理を行なわないことは少
なく、通常は８回線以上を扱うことが多い。そこで本実
施例によれば、いずれかのLap Dプロセッサが障害とな
ると、時間スイッチ114の制御メモリ115の接続制御情報
データを書き換え、その罹障Lap Dプロセッサに収容さ
れていた回線を未使用のLap Dプロセッサの回線に割り
当てることができる。

上記式（１）に従えば、全Lap Dプロセッサの処理容量
はdxa,使用回線数は（ｄ−１）xa,障害Lap Dプロセッサ
の扱っていた回線数は最大ａであるから、すべての加入
者線信号を処理することができる。

罹障したLap Dプロセッサはこれを正常なものと交換す
る。それ自体を含めて少なくとも２回線以上は空き回線
があるので、その後、これらの空き回線を使用して対向
で試験を行なうことができる。最悪の条件としては、自
己のLap Dプロセッサにおいて異なったチャネルの間で
試験を行なう場合が生ずる。しかしこの事態を避けて必
ず別のLap Dプロセッサとの間で試験を行なうようにす
るには、式（１）を ｃ＝（ｄ−１）xa−１ とすればよい。これらによって信号処理部が高信頼化さ
れる。

ところで、ｃ＝axdとすると、Lap Dプロセッサ１回路当
りのfit数Fsから、回線当りの故障率FAは、 FA＝Fsxdx（1/d）＝Fs となる。

ｃ＝（ｄ−１）xa＋０またはｃ＝（ｄ−１）xa−１とす
ると、２重障害が発生しないかぎり障害とならないの
で、故障率FBは、 FB＝_dC₂x（1/d）xMTTRxFs²/10⁹ である。ただし、MTTRは罹障Lap Dプロセッサの復旧に
要する平均時間である。両故障率FBとFAの比は、 FB/FA＝（ｄ−１）ｘ（1/2）xMTTRxFsx10^-9０ となり、無視できる値である。

Ｄチャネル数ｃが式（１）を満足しないシステムの場合
は、交換容量ｂを大きくするか、または式（１）を満足
するように分割すればよい。一般に、交換容量ｂを大き
くすると装置の共通部分の占める割合が増える傾向にあ
るので、１つの交換回路の交換容量を大きくするより
は、適宜の容量の信号処理装置を複数台設置する方が、
システムの信頼性の上から好ましい。

そこで、このような構成のシステムでは、次のような試
験系が構築できる。

まずLap Dプロセッサ相互間の試験では、Lap Dプロセッ
サがLap Dをサポートしており、Lap Dプロセッサを相互
に接続すれば、互いにLap Dによる交信が可能となる。
交換回路110が１面構成の交換系を構成しているので、
前述のように、任意のLap Dプロセッサのタイムスロッ
トの間で接続が可能である。これによって、空きLap D
プロセッサの回線を使用して任意のLap Dプロセッサの
試験を行なうことができる。

また、Lap Dプロセッサと端末の間の試験については、
交換回路110によって空きLap Dプロセッサ回線を任意の
加入者線端局装置10の任意のＤチャネルに接続できるの
で、任意の端末の試験が可能である。

ところで、予備回路の障害が潜在するのを防止するため
には、Ｄチャネルａが２以上のときは、全Lap Dプロセ
ッサを使用して負荷分散にて運用し、Ｄチャネル数が１
のときは、空きLap Dプロセッサの間で定期試験を行な
えば、効果的である。

このように本実施例では、Lap Dを処理する信号処理回
路部すなわちLap Dプロセッサと、加入者線信号すなわ
ちＤチャネルとの間の接続が変更可能、すなわちプログ
ラマブルであり、信号処理回路部がこれによって物理的
にｎ＋１ないしｎ＋２予備方式をとることができる。し
たがって、信号処理装置の高信頼化が図れ、予備Lap D
プロセッサ回線を使用して随時、任意のLap Dプロセッ
サや端末の試験を行なうことができる。

（発明の効果） このように本発明によれば、信号処理回路部が物理的に
ｎ＋１ないしｎ＋２予備方式をとり、これによって、信
号処理装置全体の信頼性が向上する。また、予備のLap
Dプロセッサの回線を使用して随時、任意のLap Dプロセ
ッサや端末の試験を行なうことができる。したがって、
システムの信頼性および保守性が改善される。

【図面の簡単な説明】

第１図は本発明によるISDN加入者線信号処理装置を適用
した交換システムの実施例を示す全体ブロック図、 第２図は、第１図に示す加入者線信号処理装置の具体的
な構成例を示す機能ブロック図、 第３図は、第２図の装置の各部に現われる信号のフォー
マットを示すフォーマット図、 第４図は従来のISDN加入者線信号処理装置の例を示す第
１図と同様の全体ブロック図である。 主要部分の符号の説明 10……加入者線端局装置 40……プロセッサ 100……加入者線信号処理装置 111,119……エラスティックストア 114……時間スイッチ 115……制御メモリ 117……シフトレジスタ 120……Lap Dプロセッサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】ISDN交換方式に適用される加入者線信号処
   理装置において、該装置は、加入者線信号のＤチャネル
   を受けて多重化する入力手段と、 該多重化された加入者線信号のLap Dを処理する複数の
   信号処理回路手段と、 該加入者線信号処理装置における呼処理を制御する処理
   手段に、前記信号処理回路手段にて処理された加入者線
   信号を送出し、該処理手段からの制御信号を送出する入
   出力手段と、 前記制御信号に基づいて、前記入力手段から出力された
   加入者線信号を前記複数の信号処理回路手段の何れかに
   変更可能に接続する交換手段と、 該交換手段にて交換され、前記信号処理手段にて処理さ
   れた加入者線信号を出力する出力手段とを有し、 前記入力手段は、前記加入者線信号のＤチャネルを一時
   記憶して前記交換手段に出力するエラスティック機能を
   有する第１の蓄積手段と、 前記複数の信号処理回路手段から出力される加入者線信
   号のＤチャネルを一時記憶して前記交換手段に出力する
   エラスティック機能を有する第２の蓄積手段とを有し、
   該第１の蓄積手段と第２の蓄積手段とから出力された加
   入者線信号のＤチャネルを多重化して前記交換手段に供
   給し、 前記交換手段は、前記第１の蓄積手段および第２の蓄積
   手段から出力された加入者線信号を時間交換して、前記
   出力手段および前記複数の信号処理回路手段の任意のチ
   ャネルに接続することを特徴とするISDN加入者線信号処
   理装置。