JPH0752393B2 - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0752393B2 JPH0752393B2 JP62255675A JP25567587A JPH0752393B2 JP H0752393 B2 JPH0752393 B2 JP H0752393B2 JP 62255675 A JP62255675 A JP 62255675A JP 25567587 A JP25567587 A JP 25567587A JP H0752393 B2 JPH0752393 B2 JP H0752393B2
- Authority
- JP
- Japan
- Prior art keywords
- processing
- group
- priority
- request
- processing request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 ［概 要］ 本発明はデータ処理装置において発生した処理要求に係
る実行の制御に関し、 優先度の高い処理要求が直ちに実行できない条件を生じ
たとき、これによって他の処理が影響を受けることの少
ない制御方式を提供することを目的とし、 処理要求を優先度の高い群と優先度の低い群とに分けて
保持し、優先度の高い処理要求の群の中の処理要求を先
に処理してから、優先度の低い群の処理要求に係る処理
を実行するごとく構成されたデータ処理装置において、
優先度の高い処理要求の群の中から選択した処理要求に
係る処理が直ちに実行できない状態であるとき、該処理
要求を該処理要求が属する群の優先度より低い優先度を
有する処理要求の群に移行させて保持する手段を設ける
ことにより構成する。
る実行の制御に関し、 優先度の高い処理要求が直ちに実行できない条件を生じ
たとき、これによって他の処理が影響を受けることの少
ない制御方式を提供することを目的とし、 処理要求を優先度の高い群と優先度の低い群とに分けて
保持し、優先度の高い処理要求の群の中の処理要求を先
に処理してから、優先度の低い群の処理要求に係る処理
を実行するごとく構成されたデータ処理装置において、
優先度の高い処理要求の群の中から選択した処理要求に
係る処理が直ちに実行できない状態であるとき、該処理
要求を該処理要求が属する群の優先度より低い優先度を
有する処理要求の群に移行させて保持する手段を設ける
ことにより構成する。
［産業上の利用分野］ 本発明はデータ処理装置の制御に関するものであって、
特に処理要求を優先度の高い群と優先度の低い群とに分
けて保持し、優先度の高い処理要求の群の中の処理要求
を先に処理してから、優先度の低い群の処理要求に係る
処理を実行するごとく構成されたデータ処理装置におけ
る、優先度の高い処理要求の群の中から選択した処理要
求に係る処理が直ちに実行できない状態であるときの制
御に係る。
特に処理要求を優先度の高い群と優先度の低い群とに分
けて保持し、優先度の高い処理要求の群の中の処理要求
を先に処理してから、優先度の低い群の処理要求に係る
処理を実行するごとく構成されたデータ処理装置におけ
る、優先度の高い処理要求の群の中から選択した処理要
求に係る処理が直ちに実行できない状態であるときの制
御に係る。
［従来の技術］ 複数の、非同期的に動作するプロセッサにより構成され
るデータ処理装置では、単一のプロセッサが、他の複数
のプロセッサに接続され、互いに通信を行ないながら処
理を進めて行くという構成が一般的である。この場合、
ある一つのプロセッサが、複数のプロセッサから非同期
的に発行される処理要求を受付け、順次これを処理する
手段が必要となる。
るデータ処理装置では、単一のプロセッサが、他の複数
のプロセッサに接続され、互いに通信を行ないながら処
理を進めて行くという構成が一般的である。この場合、
ある一つのプロセッサが、複数のプロセッサから非同期
的に発行される処理要求を受付け、順次これを処理する
手段が必要となる。
このような制御を実現するために、従来より用いられて
きた方法を以下に述べる。
きた方法を以下に述べる。
複数の処理要求が非同期的に発行されるのに対し、プロ
セッサにおける処理は逐次的にしか行なうことができな
い。このため、処理要求は一旦バッファ等に格納され、
ハードウェアまたはソフトウェアによって最も優先順位
の高い処理要求を選択した後に、この要求に従った処理
が行なわれる。送られてくる処理要求にはその内容によ
って優先度が定められていて、例えば優先度の高いもの
はプロセッサに対する割込み要因となる処理要求である
ような構成を考えることができる。このような従来のデ
ータ処理装置の回路構成の例を第４図に示す。
セッサにおける処理は逐次的にしか行なうことができな
い。このため、処理要求は一旦バッファ等に格納され、
ハードウェアまたはソフトウェアによって最も優先順位
の高い処理要求を選択した後に、この要求に従った処理
が行なわれる。送られてくる処理要求にはその内容によ
って優先度が定められていて、例えば優先度の高いもの
はプロセッサに対する割込み要因となる処理要求である
ような構成を考えることができる。このような従来のデ
ータ処理装置の回路構成の例を第４図に示す。
第４図において、50はデータ処理装置、51は処理要求発
信元、52は割り込み処理要求保持回路、53は通常処理要
求保持回路、54はプロセッサ、55はデータバスを表して
いる。同図において、データ処理装置50はＮ個の処理要
求発信元51に接続されていて、送られてきた割込み要因
とならない通常処理要求（NML−RQ）を保持する回路5
3、及び割込み処理要求（RPT−RQ）を保持する回路52を
持っている。割込み処理要求が存在しない場合には、プ
ロセッサ54は通常処理要求の内で最も優先順位の高い処
理要求をハードウェアまたはソフトウェアによって選択
し、その内容に基づいた処理を行なう。一方、割込み処
理要求が一つでも存在すれば、割込み信号（RUPT）がON
になりプロセッサ割込みがかかる。このときプロセッサ
54は、実行中であった処理を中断し、これを退避した後
に割込み処理を開始する。ここで、割込み処理要求が複
数存在する場合には、ハードウェアまたはソフトウェア
によってこの中で最も優先順位の高い処理要求を選択
し、実行する。
信元、52は割り込み処理要求保持回路、53は通常処理要
求保持回路、54はプロセッサ、55はデータバスを表して
いる。同図において、データ処理装置50はＮ個の処理要
求発信元51に接続されていて、送られてきた割込み要因
とならない通常処理要求（NML−RQ）を保持する回路5
3、及び割込み処理要求（RPT−RQ）を保持する回路52を
持っている。割込み処理要求が存在しない場合には、プ
ロセッサ54は通常処理要求の内で最も優先順位の高い処
理要求をハードウェアまたはソフトウェアによって選択
し、その内容に基づいた処理を行なう。一方、割込み処
理要求が一つでも存在すれば、割込み信号（RUPT）がON
になりプロセッサ割込みがかかる。このときプロセッサ
54は、実行中であった処理を中断し、これを退避した後
に割込み処理を開始する。ここで、割込み処理要求が複
数存在する場合には、ハードウェアまたはソフトウェア
によってこの中で最も優先順位の高い処理要求を選択
し、実行する。
［発明が解決しようとする問題点］ 上述したような従来のデータ処理装置において、割込ま
れたプロセッサは実行中であった処理を一時中断し、割
込み要因に対応する処理の実行を開始しようとするが、
プロセッサや周辺装置の状態などによっては該処理を即
座に実行できない場合があり、割込み処理要求の実行を
延期する手段が必要となる。従来、このようなときに
は、プログラムによって処理要求を一時メモリに退避し
た後に、これに対応する割込み要求保持回路をクリアし
て割込み信号（RUPT）をOFFにするか、あるいは割込み
にマスクをして割込み信号を無効とする等の方法をとっ
ていた。しかし、処理要求の退避、再読出しを行なうた
めにはプログラムに新たな専用のルーチンが必要となり
ステップ数が増加する。また、退避した処理要求の再実
行のタイミングの判定も困難な問題として残されてい
た。割込みマスクを用いる方法では、メモリへの退避、
再読出しは必要とされないが、他のプロセッサから発行
された即座に実行可能な割込み処理要求までも同時に待
たされてしまうという欠点があった。また、メモリへの
退避を行なう場合と同様に、割込みマスクをはずすタイ
ミングも問題となっていた。
れたプロセッサは実行中であった処理を一時中断し、割
込み要因に対応する処理の実行を開始しようとするが、
プロセッサや周辺装置の状態などによっては該処理を即
座に実行できない場合があり、割込み処理要求の実行を
延期する手段が必要となる。従来、このようなときに
は、プログラムによって処理要求を一時メモリに退避し
た後に、これに対応する割込み要求保持回路をクリアし
て割込み信号（RUPT）をOFFにするか、あるいは割込み
にマスクをして割込み信号を無効とする等の方法をとっ
ていた。しかし、処理要求の退避、再読出しを行なうた
めにはプログラムに新たな専用のルーチンが必要となり
ステップ数が増加する。また、退避した処理要求の再実
行のタイミングの判定も困難な問題として残されてい
た。割込みマスクを用いる方法では、メモリへの退避、
再読出しは必要とされないが、他のプロセッサから発行
された即座に実行可能な割込み処理要求までも同時に待
たされてしまうという欠点があった。また、メモリへの
退避を行なう場合と同様に、割込みマスクをはずすタイ
ミングも問題となっていた。
本発明はこのような従来の問題点に鑑み、高い優先度を
有する処理要求について、直ちに実行することが不可能
な条件が生じた場合に、その処理の延期や再実行など
が、ハードウェアやソフトウェアの負担を大幅に増加さ
せることなく実現可能であって、他の処理に対する影響
も少ない制御手段を提供することを目的としている。
有する処理要求について、直ちに実行することが不可能
な条件が生じた場合に、その処理の延期や再実行など
が、ハードウェアやソフトウェアの負担を大幅に増加さ
せることなく実現可能であって、他の処理に対する影響
も少ない制御手段を提供することを目的としている。
［問題点を解決するための手段］ 本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段にて達成される。
記載した手段にて達成される。
すなわち、本発明は、処理要求を優先度の高い群と優先
度の低い群とに分けて保持し、優先度の高い処理要求の
群の中から優先順位の高い順に処理要求を取り出して処
理を行ない、優先度の高い群に属する処理要求がなくな
ったとき、優先度の低い群の処理要求に係る処理を実行
するごとく構成されたデータ処理装置において、優先度
の高い処理要求の群の中から選択した処理要求に係る処
理が直ちに実行できない状態であるとき、その処理要求
をそれまで属していた群の優先度よりも低い優先度を有
する処理要求の群に移し、その低い優先度を有する群に
保持する手段を設けたデータ処理装置である。
度の低い群とに分けて保持し、優先度の高い処理要求の
群の中から優先順位の高い順に処理要求を取り出して処
理を行ない、優先度の高い群に属する処理要求がなくな
ったとき、優先度の低い群の処理要求に係る処理を実行
するごとく構成されたデータ処理装置において、優先度
の高い処理要求の群の中から選択した処理要求に係る処
理が直ちに実行できない状態であるとき、その処理要求
をそれまで属していた群の優先度よりも低い優先度を有
する処理要求の群に移し、その低い優先度を有する群に
保持する手段を設けたデータ処理装置である。
［作 用］ 上述した本発明による制御手段を有するデータ処理装置
においては、優先度の高い処理要求の群の中から選択し
た処理要求に係る処理が直ちに実行できない状態である
とき、該処理要求を該処理要求が属する群の優先度より
低い優先度を有する処理要求の群に移行させて保持す
る。これは、単に処理要求表示の引継ぎだけで良いか
ら、ハードウェアで実現するにしても、ソフトウェアで
実現するにしても非常に簡潔なものとなる。
においては、優先度の高い処理要求の群の中から選択し
た処理要求に係る処理が直ちに実行できない状態である
とき、該処理要求を該処理要求が属する群の優先度より
低い優先度を有する処理要求の群に移行させて保持す
る。これは、単に処理要求表示の引継ぎだけで良いか
ら、ハードウェアで実現するにしても、ソフトウェアで
実現するにしても非常に簡潔なものとなる。
そして、これにより、高い優先度を有する群の後続の処
理要求を優先的に処理することが可能となる。
理要求を優先的に処理することが可能となる。
優先度の低い群に移行された前述の処理要求は、その
後、プロセッサが優先度の低い処理要求が受け付けられ
る状態になって選択されたとき、処理可能な条件が整っ
ていれば、そこで処理されることになる。
後、プロセッサが優先度の低い処理要求が受け付けられ
る状態になって選択されたとき、処理可能な条件が整っ
ていれば、そこで処理されることになる。
［実施例］ 本発明の実施例に関し、計算機システムのチャネル制御
装置への適用例について説明する。第３図は本発明を適
用する計算機システムの全体構成を示す図であって、複
数の演算処理装置11〜1n（以下CPUとも言う）と、一つ
のチャネル制御装置２（以下CHPとも言う）、および記
憶装置３（以下MSUとも言う）より成る。MSU3とCPU11〜
1n、CHP2の間はデータバスにより接続され、これを介し
てCPU11〜1nおよびCHP2はMSU3にアクセスできる。更にC
PU11〜1nがCHP2に入出力処理を依頼するためのバスが、
CHP2と複数のCPU11〜1nとの間で一対一にはられてい
る。複数のCPU11〜1nはそれぞれ非同期的に動作し、入
出力命令を検出するとCHP2に処理要求を発行する。CHP2
は複数のCPUから送られてくる処理要求を受付けその内
容に基づいた処理を実行する。ここで、通常の処理要求
は逐次処理されていくが、緊急度の高い処理要求、ある
いはCHP2からの素早い応答を必要とする処理要求はCHP2
に対する割込みとして処理される。前者としては、CPU
がCHP2の異常を検出したときに発行するCANCELリクエス
ト、後者としては、TCH（TEST CHANNELリクエスト）な
どがある。
装置への適用例について説明する。第３図は本発明を適
用する計算機システムの全体構成を示す図であって、複
数の演算処理装置11〜1n（以下CPUとも言う）と、一つ
のチャネル制御装置２（以下CHPとも言う）、および記
憶装置３（以下MSUとも言う）より成る。MSU3とCPU11〜
1n、CHP2の間はデータバスにより接続され、これを介し
てCPU11〜1nおよびCHP2はMSU3にアクセスできる。更にC
PU11〜1nがCHP2に入出力処理を依頼するためのバスが、
CHP2と複数のCPU11〜1nとの間で一対一にはられてい
る。複数のCPU11〜1nはそれぞれ非同期的に動作し、入
出力命令を検出するとCHP2に処理要求を発行する。CHP2
は複数のCPUから送られてくる処理要求を受付けその内
容に基づいた処理を実行する。ここで、通常の処理要求
は逐次処理されていくが、緊急度の高い処理要求、ある
いはCHP2からの素早い応答を必要とする処理要求はCHP2
に対する割込みとして処理される。前者としては、CPU
がCHP2の異常を検出したときに発行するCANCELリクエス
ト、後者としては、TCH（TEST CHANNELリクエスト）な
どがある。
第１図は、本発明の一実施例のブロック図であって、CH
PのCPUインターフェース回路のうち、一つのCPUに接続
される部分の構成を示している。同図において、４はCP
U、５はCHP、６はバッファ、７、８はデコーダ、９、10
はセレクタ、11、12は優先順位回路、13は割込要求保持
ラッチ、14は通常要求保持ラッチ、15はプロセッサ、16
はデータバス、17〜19は比較回路、20はアンドゲートを
表している。
PのCPUインターフェース回路のうち、一つのCPUに接続
される部分の構成を示している。同図において、４はCP
U、５はCHP、６はバッファ、７、８はデコーダ、９、10
はセレクタ、11、12は優先順位回路、13は割込要求保持
ラッチ、14は通常要求保持ラッチ、15はプロセッサ、16
はデータバス、17〜19は比較回路、20はアンドゲートを
表している。
CHP5のインタフェース回路では、CPU4から送られてきた
処理要求をバッファ６に格納すると同時に、バス上のデ
ータをデコードし、この処理要求が割込み要因となるも
のであった場合には割込み処理要求保持ラッチ13を、割
込み要因とならない場合には、通常処理要求保持ラッチ
14をセットする。各CPUに対応する割込み要求保持信号
（RPT−HLD）はORをとられ、これがプロセッサ15に対す
る割込み信号（RUPT）になる。通常処理要求保持信号
（NML−HLD）と割込み処理要求保持信号（RPT−HLD）は
それぞれ優先順位回路12あるいは11に入力され、その出
力として最も高い優先順位を持つ処理要求を発行したCP
Uの番号（RPT−CPU＃,NML−CPU＃）が得られる。ここ
で、割込み処理要求が一つでも存在した場合には割込み
信号（RUPT）がONになり、プロセッサ15に割込みがかか
ると同時に、RPT−CPU＃がセレクタ９を通じてデータバ
スに出力される。割込み処理要求が存在しない場合に
は、割込み信号がOFFとなることによりNML−CPU＃がデ
ータバスに出力される。セレクタ９の出力となるCPU番
号はセレクタ10にも送られ最終的に選択された処理要求
の内容をデータバス16を介してプロセッサ15に伝える。
処理要求をバッファ６に格納すると同時に、バス上のデ
ータをデコードし、この処理要求が割込み要因となるも
のであった場合には割込み処理要求保持ラッチ13を、割
込み要因とならない場合には、通常処理要求保持ラッチ
14をセットする。各CPUに対応する割込み要求保持信号
（RPT−HLD）はORをとられ、これがプロセッサ15に対す
る割込み信号（RUPT）になる。通常処理要求保持信号
（NML−HLD）と割込み処理要求保持信号（RPT−HLD）は
それぞれ優先順位回路12あるいは11に入力され、その出
力として最も高い優先順位を持つ処理要求を発行したCP
Uの番号（RPT−CPU＃,NML−CPU＃）が得られる。ここ
で、割込み処理要求が一つでも存在した場合には割込み
信号（RUPT）がONになり、プロセッサ15に割込みがかか
ると同時に、RPT−CPU＃がセレクタ９を通じてデータバ
スに出力される。割込み処理要求が存在しない場合に
は、割込み信号がOFFとなることによりNML−CPU＃がデ
ータバスに出力される。セレクタ９の出力となるCPU番
号はセレクタ10にも送られ最終的に選択された処理要求
の内容をデータバス16を介してプロセッサ15に伝える。
このようにして選択されたCPUからの処理要求は、CHP5
上のマイクロプログラムによって逐次処理されていく。
第２図はマイクロプログラムの処理の例を示す流れ図で
あって、（ａ）は、CPUからの割込み処理要求を扱うル
ーチンのフローチャートを示している。
上のマイクロプログラムによって逐次処理されていく。
第２図はマイクロプログラムの処理の例を示す流れ図で
あって、（ａ）は、CPUからの割込み処理要求を扱うル
ーチンのフローチャートを示している。
すなわち、割込み信号（RUPT）がONになりプロセッサに
対する割込みが検出されると、第２図（ａ）に示される
割込み処理ルーチンが起動され、プロセッサは処理要求
に対応した動作を開始しようとする。しかし、システム
の状態等によっては、この割込み処理の即時実行が不可
能な場合がある。例えばTCHの場合、CHPはチャネルの状
態を調べて結果をコンディション・コードとしてCPUに
通知するが、このときチャネルがイニシャル・セレクシ
ョン中の場合コンディション・コードが確定せず、TCH
を終結させることができない。更に、イニシャル・セレ
クションはプロセッサの動作速度に比較して多大な時間
がかかり、その終了を待ち続けることは処理効率の大き
な低下を招くことになる。このような場合、プロセッサ
はインタフェース回路に対し処理延期信号（STACK−RP
T）を送出し、割込み処理ルーチンを終える。処理延期
信号がONになると割込み処理要求保持ラッチがクリアさ
れ、通常処理要求保持ラッチがセットされる。この結
果、他に割込み処理要求が存在しない場合には、割込み
信号（RUPT）がOFFになり、プロセッサは通常処理ルー
チンに戻る。他の割込み処理要求が存在する場合には、
割込み信号（RUPT）はONのままとなりプロセッサは再び
割込み処理ルーチンに入る。処理が延期されたTCHは通
常処理要求と同等に扱われ、マイクロプロゲラムの通常
処理ルーチンによって処理される。
対する割込みが検出されると、第２図（ａ）に示される
割込み処理ルーチンが起動され、プロセッサは処理要求
に対応した動作を開始しようとする。しかし、システム
の状態等によっては、この割込み処理の即時実行が不可
能な場合がある。例えばTCHの場合、CHPはチャネルの状
態を調べて結果をコンディション・コードとしてCPUに
通知するが、このときチャネルがイニシャル・セレクシ
ョン中の場合コンディション・コードが確定せず、TCH
を終結させることができない。更に、イニシャル・セレ
クションはプロセッサの動作速度に比較して多大な時間
がかかり、その終了を待ち続けることは処理効率の大き
な低下を招くことになる。このような場合、プロセッサ
はインタフェース回路に対し処理延期信号（STACK−RP
T）を送出し、割込み処理ルーチンを終える。処理延期
信号がONになると割込み処理要求保持ラッチがクリアさ
れ、通常処理要求保持ラッチがセットされる。この結
果、他に割込み処理要求が存在しない場合には、割込み
信号（RUPT）がOFFになり、プロセッサは通常処理ルー
チンに戻る。他の割込み処理要求が存在する場合には、
割込み信号（RUPT）はONのままとなりプロセッサは再び
割込み処理ルーチンに入る。処理が延期されたTCHは通
常処理要求と同等に扱われ、マイクロプロゲラムの通常
処理ルーチンによって処理される。
通常処理要求を扱うルーチンのフローチャートは第２図
（ｂ）に示すようになっている。
（ｂ）に示すようになっている。
通常処理ルーチンにおいても、優先順位回路によって選
択された処理要求がCHPにおいて実行可能かどうかが、
まず判断される。もしこの処理の実行を先送りしたい場
合には、プロセッサはインタフェース回路に対し、優先
順位変更信号（PRIORITY−CHG）を送出する。インタフ
ェース回路は、この信号を受け、今まで選択されていた
処理要求を最低の優先順位とし新たに優先順位を取り直
す。これにより、プロセッサは他の処理要求を先に実行
することが可能となる。再び選択されたTCHが、なお実
行不可能であった場合にもこのシーケンスがとられ、TC
Hの実行は更に延期される。
択された処理要求がCHPにおいて実行可能かどうかが、
まず判断される。もしこの処理の実行を先送りしたい場
合には、プロセッサはインタフェース回路に対し、優先
順位変更信号（PRIORITY−CHG）を送出する。インタフ
ェース回路は、この信号を受け、今まで選択されていた
処理要求を最低の優先順位とし新たに優先順位を取り直
す。これにより、プロセッサは他の処理要求を先に実行
することが可能となる。再び選択されたTCHが、なお実
行不可能であった場合にもこのシーケンスがとられ、TC
Hの実行は更に延期される。
［発明の効果］ 以上説明したように、本発明によれば、処理要求を例え
ば割込みのような優先度の高い群と通常の処理のような
優先度の低い群とに分けて保持し、優先度の高い処理要
求の群の中から優先順位の高い順に処理要求を取り出し
て処理を行ない、該優先度の高い群に属する処理要求が
なくなったとき、優先度の低い群の処理要求に係る処理
を実行するごとく構成されたデータ処理装置において、
優先度の高い処理要求が何らかの原因により実行不可能
な状態を生じたとき、他の処理に大きな影響を与えるこ
となく、その実行を延期したり、再実行したりする制御
を、僅かなハードウェアあるいはソフトウェァの追加に
よって実現できる利点がある。
ば割込みのような優先度の高い群と通常の処理のような
優先度の低い群とに分けて保持し、優先度の高い処理要
求の群の中から優先順位の高い順に処理要求を取り出し
て処理を行ない、該優先度の高い群に属する処理要求が
なくなったとき、優先度の低い群の処理要求に係る処理
を実行するごとく構成されたデータ処理装置において、
優先度の高い処理要求が何らかの原因により実行不可能
な状態を生じたとき、他の処理に大きな影響を与えるこ
となく、その実行を延期したり、再実行したりする制御
を、僅かなハードウェアあるいはソフトウェァの追加に
よって実現できる利点がある。
第１図は本発明の一実施例のブロック図、第２図はマイ
クロプログラムの処理の例を示す流れ図、第３図は本発
明を適用する計算機システムの全体構成を示す図、第４
図は従来のデータ処理装置の回路構成の例を示す図であ
る。 11〜1n……演算処理装置、２……チャネル制御装置、３
……記憶装置、４……CPU、５……CHP、６……バッフ
ァ、７、８……デコーダ、９、10……セレクタ、11、12
……優先順位回路、13……割込要求保持ラッチ、14……
通常要求保持ラッチ、15……プロセッサ、16……データ
バス、17〜19……比較回路、20……アンドゲート
クロプログラムの処理の例を示す流れ図、第３図は本発
明を適用する計算機システムの全体構成を示す図、第４
図は従来のデータ処理装置の回路構成の例を示す図であ
る。 11〜1n……演算処理装置、２……チャネル制御装置、３
……記憶装置、４……CPU、５……CHP、６……バッフ
ァ、７、８……デコーダ、９、10……セレクタ、11、12
……優先順位回路、13……割込要求保持ラッチ、14……
通常要求保持ラッチ、15……プロセッサ、16……データ
バス、17〜19……比較回路、20……アンドゲート
フロントページの続き (56)参考文献 特開 昭51−131229（ＪＰ，Ａ) ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ ｏｌｓｕｒｅ Ｂｕｌｌｅｔｉｎ，Ｖｏ ｌ．26，Ｎｏ．６，Ｎｏｖ．1983，“Ｓｕ ｓｐｅｎｓｉｏｎ Ｌｏｃｋｉｎｇ ｉｎ ａ Ｍｕｌｔｉｌｅｖｅｌ Ｍｕｌｔｉ ｐｒｏｃｅｓｓｏｒ”，Ｐ．Ｊ．Ｃｕｒｒ ａｎ，Ｐ．2820
Claims (1)
- 【請求項１】処理要求を優先度の高い群と優先度の低い
群とに分けて保持し、優先度の高い処理要求の群の中か
ら優先順位の高い順に処理要求を取り出して処理を行な
い、優先度の高い群に属する処理要求がなくなったと
き、優先度の低い群の処理要求に係る処理を実行するご
とく構成されたデータ処理装置において、 優先度の高い処理要求の群の中から選択した処理要求に
係る処理が直ちに実行できない状態であるとき、その処
理要求をそれまで属していた群の優先度よりも低い優先
度を有する処理要求の群に移し、その低い優先度を有す
る群に保持する手段を設けたことを特徴とするデータ処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255675A JPH0752393B2 (ja) | 1987-10-09 | 1987-10-09 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255675A JPH0752393B2 (ja) | 1987-10-09 | 1987-10-09 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198029A JPH0198029A (ja) | 1989-04-17 |
| JPH0752393B2 true JPH0752393B2 (ja) | 1995-06-05 |
Family
ID=17282058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255675A Expired - Lifetime JPH0752393B2 (ja) | 1987-10-09 | 1987-10-09 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752393B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51131229A (en) * | 1975-05-12 | 1976-11-15 | Hitachi Ltd | Offering control system of electronic computer |
-
1987
- 1987-10-09 JP JP62255675A patent/JPH0752393B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＢＭＴｅｃｈｎｉｃａｌＤｉｓｃｏｌｓｕｒｅＢｕｌｌｅｔｉｎ，Ｖｏｌ．２６，Ｎｏ．６，Ｎｏｖ．１９８３，"ＳｕｓｐｅｎｓｉｏｎＬｏｃｋｉｎｇｉｎａＭｕｌｔｉｌｅｖｅｌＭｕｌｔｉｐｒｏｃｅｓｓｏｒ"，Ｐ．Ｊ．Ｃｕｒｒａｎ，Ｐ．２８２０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0198029A (ja) | 1989-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5390329A (en) | Responding to service requests using minimal system-side context in a multiprocessor environment | |
| US5701495A (en) | Scalable system interrupt structure for a multi-processing system | |
| US5469571A (en) | Operating system architecture using multiple priority light weight kernel task based interrupt handling | |
| US7020871B2 (en) | Breakpoint method for parallel hardware threads in multithreaded processor | |
| US6553487B1 (en) | Device and method for performing high-speed low overhead context switch | |
| US5666523A (en) | Method and system for distributing asynchronous input from a system input queue to reduce context switches | |
| US5911065A (en) | System and method for providing cooperative interrupts in a preemptive task scheduling environment | |
| JPH11219302A (ja) | デ―タ・プロセッサにおいて後続の命令処理に影響を及ぼす方法および装置 | |
| JPS5841538B2 (ja) | マルチプロセツサシステム ノ ユウセンセイギヨホウシキ | |
| US8141077B2 (en) | System, method and medium for providing asynchronous input and output with less system calls to and from an operating system | |
| JPS63310051A (ja) | プログラム入出力命令を含む入出力プロセスの実行方法および装置 | |
| US20040205753A1 (en) | Timing ring mechanism | |
| JP3417463B2 (ja) | 割り込み要求を処理する方法及びシステム | |
| JPH0752393B2 (ja) | データ処理装置 | |
| JPH07311686A (ja) | コンピュータシステム、およびその中でシステム管理割込を発生し処理するための方法 | |
| JPH04302353A (ja) | 対称形マルチプロセッサ計算機のタイマ割込み方式 | |
| JP2872042B2 (ja) | 共有メモリアクセス方式 | |
| WO1992003783A1 (en) | Method of implementing kernel functions | |
| JP2744152B2 (ja) | データ駆動型データ処理装置 | |
| JP2581327B2 (ja) | 仮想計算機の入出力割込み処理方式 | |
| Collyer | Setting Interrupt Priorities in Software via Interrupt Queueing | |
| KR920009447B1 (ko) | 다중처리 시스템에서의 입출력 전담 처리장치. | |
| JP2594557B2 (ja) | マルチタスク処理装置 | |
| JPS62276634A (ja) | 仮想計算機システム | |
| JPS61166631A (ja) | マイクロプログラム制御処理方法 |