JPH0752736B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH0752736B2 JPH0752736B2 JP60217932A JP21793285A JPH0752736B2 JP H0752736 B2 JPH0752736 B2 JP H0752736B2 JP 60217932 A JP60217932 A JP 60217932A JP 21793285 A JP21793285 A JP 21793285A JP H0752736 B2 JPH0752736 B2 JP H0752736B2
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Landscapes
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は,III−Ｖ族化合物半導体装置の製造方法に係
り，特にGaAsを用いた大規模集積回路に好適な電極を有
する化合物半導体装置の製造方法に関する。
り，特にGaAsを用いた大規模集積回路に好適な電極を有
する化合物半導体装置の製造方法に関する。
GaAs半導体を基板として用いた集積回路では，基本構成
素子として，ゲート部分に金属−半導体接触のショット
キー障壁を用いたMES−FETが使用される。このFETは、
第１図に断面図を示すように、基板１にイオン注入によ
って形成されたｎ型チャネル層２とn+型のソース領域
３、ドレイン領域４及びそれぞれの表面に形成されたゲ
ート電極５、ソース電極６、ドレイン電極７とから構成
されており、チヤネル層２を通してソース電極６、ドレ
イン電極７の間を流れる電流をゲート電極５に加えた電
界によって制御することで動作させるものである。
素子として，ゲート部分に金属−半導体接触のショット
キー障壁を用いたMES−FETが使用される。このFETは、
第１図に断面図を示すように、基板１にイオン注入によ
って形成されたｎ型チャネル層２とn+型のソース領域
３、ドレイン領域４及びそれぞれの表面に形成されたゲ
ート電極５、ソース電極６、ドレイン電極７とから構成
されており、チヤネル層２を通してソース電極６、ドレ
イン電極７の間を流れる電流をゲート電極５に加えた電
界によって制御することで動作させるものである。
従来のGaAs基板上にMES−FETを形成する工程を第２図に
示す（1981アイ・イー・イー・イー・インターナショナ
ル・ソリッド−ステート・サーキット・コンファレンス
〔IEEEInternational Solid−State Circuits Conferen
ce〕FAM15.6,Feb.1981参照）。すなわち、まず第２図
（ａ）に示す如く,GaAs基板１上にｎ型チヤネル層２を
形成したのち、高融点金属から成るゲート５を形成す
る。高融点金属としては、W,Ti−Ｗ合金,W−Si合金,W−
Al合金，窒化タングステンWNなどを用いている。次に
（ｂ）に示す如く、ソース・ドレイン領域を形成するた
めにイオン打込法によりSi+イオン８を２×1013個/cm2
打込む。この方法によればチャネル層に対してソース、
ドレイン領域が自己整合的に形成されるため、高性能の
FETが作成可能である。次に（ｃ）に示す如くSiO2,Si3N
4などの絶縁膜９を積層した後700〜900℃でアニール
し、イオン打込み領域を活性化する。更に（ｄ）に示す
如くソース、ドレイン電極6,7を形成してMES−FETが完
成される。（ｃ）に於いて絶縁膜９を被覆する理由は70
0〜900℃での高温アニール時にGaAs基板表面のGaやAsが
蒸発して結晶が変質するのを防ぐためである。
示す（1981アイ・イー・イー・イー・インターナショナ
ル・ソリッド−ステート・サーキット・コンファレンス
〔IEEEInternational Solid−State Circuits Conferen
ce〕FAM15.6,Feb.1981参照）。すなわち、まず第２図
（ａ）に示す如く,GaAs基板１上にｎ型チヤネル層２を
形成したのち、高融点金属から成るゲート５を形成す
る。高融点金属としては、W,Ti−Ｗ合金,W−Si合金,W−
Al合金，窒化タングステンWNなどを用いている。次に
（ｂ）に示す如く、ソース・ドレイン領域を形成するた
めにイオン打込法によりSi+イオン８を２×1013個/cm2
打込む。この方法によればチャネル層に対してソース、
ドレイン領域が自己整合的に形成されるため、高性能の
FETが作成可能である。次に（ｃ）に示す如くSiO2,Si3N
4などの絶縁膜９を積層した後700〜900℃でアニール
し、イオン打込み領域を活性化する。更に（ｄ）に示す
如くソース、ドレイン電極6,7を形成してMES−FETが完
成される。（ｃ）に於いて絶縁膜９を被覆する理由は70
0〜900℃での高温アニール時にGaAs基板表面のGaやAsが
蒸発して結晶が変質するのを防ぐためである。
上記従来技術では、第２図（ｃ）に示す如く、高融点金
属或は高融点金属セラミックスからなるゲート電極５の
上に直接絶縁膜９を被覆して高温アニールを行なってい
るが、高融点金属或は高融点金属セラミックスと絶縁膜
の接着力が弱いため、アニール時に絶縁膜がはがれた
り、絶縁膜と前記ゲート電極の間に間隔ができて十分な
被覆効果が得られないという欠点がある。
属或は高融点金属セラミックスからなるゲート電極５の
上に直接絶縁膜９を被覆して高温アニールを行なってい
るが、高融点金属或は高融点金属セラミックスと絶縁膜
の接着力が弱いため、アニール時に絶縁膜がはがれた
り、絶縁膜と前記ゲート電極の間に間隔ができて十分な
被覆効果が得られないという欠点がある。
本発明の目的は、高融点金属或は、高融点金属セラミッ
クスの上に硅素を積層したゲート電極を用いる事によ
り、アニール時の保護用絶縁膜との接着性を増し、絶縁
膜の膜はがれや，絶縁膜とゲート電極の間に間隔の生じ
ない良好な化合物半導体装置の製造方法を提供すること
である。
クスの上に硅素を積層したゲート電極を用いる事によ
り、アニール時の保護用絶縁膜との接着性を増し、絶縁
膜の膜はがれや，絶縁膜とゲート電極の間に間隔の生じ
ない良好な化合物半導体装置の製造方法を提供すること
である。
第２図の従来例で説明したような、ゲート金属をマスク
として、イオン打込み法によりソース・ドレイン領域を
形成するいわゆるゲート先行自己整合式MES−FETの製作
工程では、ゲート金属はソース・ドレイン領域を活性化
するための700〜900℃の高温アニールにおいて変質した
り、GaAs基板と反応したりしてはいけない。このため
に、ゲート金属材料としては一般に、W,Mo,Cr,Ta,Nb,V,
Hf,Zr,Tiの高融点金属および、これらの合金、あるいは
前記高融点金属の窒化物、ホウ化物、炭化物、硅化物を
用いることが提案されている。また、前記ゲート金属材
料は電子ビーム蒸着法、スパッタリング法、クラスター
イオンビーム蒸着法、気相化学成長法（CVD法）などに
より形成される。
として、イオン打込み法によりソース・ドレイン領域を
形成するいわゆるゲート先行自己整合式MES−FETの製作
工程では、ゲート金属はソース・ドレイン領域を活性化
するための700〜900℃の高温アニールにおいて変質した
り、GaAs基板と反応したりしてはいけない。このため
に、ゲート金属材料としては一般に、W,Mo,Cr,Ta,Nb,V,
Hf,Zr,Tiの高融点金属および、これらの合金、あるいは
前記高融点金属の窒化物、ホウ化物、炭化物、硅化物を
用いることが提案されている。また、前記ゲート金属材
料は電子ビーム蒸着法、スパッタリング法、クラスター
イオンビーム蒸着法、気相化学成長法（CVD法）などに
より形成される。
ここで述べているゲート先行自己整合式MES−FETの製造
工程では、第２図（ｃ）の説明で述べたようにソース・
ドレイン領域活性化のためにGaAs表面をSiO2,Si3N4,AlN
などの絶縁膜で保護して高温アニールするのが普通であ
る。しかし我々の実験では、前記高融点ゲート金属材料
上に被着したSiO2やSi3N4などの絶縁膜は、高温アニー
ル時に膜はかれを生じたり、ゲート金属材料との間に間
隙が生じたりすることが発見された。また、この膜はか
れや間隙はゲート金属上で発生して、GaAs被覆部分まで
及んでおり、十分な保護膜効果が得られないこともわか
った。このような膜はかれや間隙が生ずるのは、高融点
ゲート金属材料と絶縁膜の接着力が弱く、しかも高融点
ゲート金属材料が高温アニールで収縮する事、絶縁膜と
ゲート金属材料との熱膨張係数が違い、アニール時に大
きな応力が働く事が原因である。この問題を解決する方
法は、１）ゲート金属材料が高温アニールでも収縮しな
いようにする、２）絶縁膜とゲート金属材料およびGaAs
基板との熱膨張係数を同じにする、３）絶縁膜とゲート
金属材料との接着力を増す事、が考えらえる。しかしこ
れらのうち１）,2）を実現する方法は極めて困難であ
り、３）の接着力を増す方法が最も簡便かつ効果的であ
る。
工程では、第２図（ｃ）の説明で述べたようにソース・
ドレイン領域活性化のためにGaAs表面をSiO2,Si3N4,AlN
などの絶縁膜で保護して高温アニールするのが普通であ
る。しかし我々の実験では、前記高融点ゲート金属材料
上に被着したSiO2やSi3N4などの絶縁膜は、高温アニー
ル時に膜はかれを生じたり、ゲート金属材料との間に間
隙が生じたりすることが発見された。また、この膜はか
れや間隙はゲート金属上で発生して、GaAs被覆部分まで
及んでおり、十分な保護膜効果が得られないこともわか
った。このような膜はかれや間隙が生ずるのは、高融点
ゲート金属材料と絶縁膜の接着力が弱く、しかも高融点
ゲート金属材料が高温アニールで収縮する事、絶縁膜と
ゲート金属材料との熱膨張係数が違い、アニール時に大
きな応力が働く事が原因である。この問題を解決する方
法は、１）ゲート金属材料が高温アニールでも収縮しな
いようにする、２）絶縁膜とゲート金属材料およびGaAs
基板との熱膨張係数を同じにする、３）絶縁膜とゲート
金属材料との接着力を増す事、が考えらえる。しかしこ
れらのうち１）,2）を実現する方法は極めて困難であ
り、３）の接着力を増す方法が最も簡便かつ効果的であ
る。
前記高融点金属材料上にスパッタリング法、気相化学成
長法、蒸着法などで堆積した硅素は、700〜900℃の高温
アニールによって界面付近で合金化が生じ、これら高融
点金属との接着力は極めて強くなる。又、硅素は表面に
自然酸化膜である数10ÅSiO2が形成されており、この上
にSiO2やSi3N4などの絶縁膜を堆積すると極めて良好な
接着性を示す。絶縁膜はよく知られている、気相化学成
長法、プラズマ気相化学成長法、スパッタリング法ある
いは電子ビーム蒸着法で形成される。すなわちゲート電
極として、下層を高融点金属或は、これらの合金又は高
融点金属セラミックとし、絶縁膜に接する上層を硅素と
すれば、従来技術の問題は解決される。
長法、蒸着法などで堆積した硅素は、700〜900℃の高温
アニールによって界面付近で合金化が生じ、これら高融
点金属との接着力は極めて強くなる。又、硅素は表面に
自然酸化膜である数10ÅSiO2が形成されており、この上
にSiO2やSi3N4などの絶縁膜を堆積すると極めて良好な
接着性を示す。絶縁膜はよく知られている、気相化学成
長法、プラズマ気相化学成長法、スパッタリング法ある
いは電子ビーム蒸着法で形成される。すなわちゲート電
極として、下層を高融点金属或は、これらの合金又は高
融点金属セラミックとし、絶縁膜に接する上層を硅素と
すれば、従来技術の問題は解決される。
以下、本発明を実施例により説明する。
実施例では半導体基板としてGaAsを使用する場合につい
て説明するが、他のInP,InGaAs,AlGaAs,InAlAs,InGaAs
等のIII−Ｖ族化合物半導体にも使用可能である。
て説明するが、他のInP,InGaAs,AlGaAs,InAlAs,InGaAs
等のIII−Ｖ族化合物半導体にも使用可能である。
第３図（ａ）〜（ｅ）に実施例の製造工程手順を示す。
まず（ａ）では、GaAs基板１の表面に、イオン打込み法
によって加速電圧40keVでSi+イオンを打込んだ後、800
℃で20分間水素中でアニールしてチャネル層２を形成す
る。イオン打込濃度は、加速電圧40keVの時、ディプレ
ッション型FETでは４×1012個/cm2、エンハンスメント
型FETでは２×1012個/cm2とする。上記のようにしてチ
ャネル層２が形成されたのちゲート金属として、高融点
金属であるタングステンシリサイド（W5Si3）５をスパ
ッタリング法によって、300nm厚さに堆積する。更に前
記タングステンシリサイド５の上に厚さ50nmの硅素を堆
積する。硅素５の堆積方法は、タングステンシリサイド
と同様にスパッタリング法で堆積した。また、使用した
スパッタリング装置は、同一真空槽内に２個のカーソー
ド電極を有しており、タングステンシリサイド堆積した
後、真空を破らないで連続的に硅素膜５を積層した。硅
素５の膜厚は10nm以上１μｍ以下が適当である。10nm以
下の厚さでは、空気中で数nmの自然酸化膜が形成され、
後工程でのフッ酸洗浄等でエッチング除去されてしま
い、目的の機能が達成できない事がある。また１μｍ以
上にすると、ゲート金属の膜厚が厚くなり過ぎて、集積
化した場合の配線の段差切れなどが生じて好ましくな
い。自然酸化膜の形成により後工程での洗浄におけるフ
ッ酸処理による減少と、集積化した時も均一なプレーナ
構造ができる事を考慮すると、硅素５の膜厚は30nm〜10
0nmにするのが最も好ましい。硅素５の堆積方法は、ス
パッタリング以外にも、気相化学成長法、電子ビーム蒸
着法、プラズマ気相化学成長法、あるいはクラスターイ
オンビーム蒸着法でも可能である。
まず（ａ）では、GaAs基板１の表面に、イオン打込み法
によって加速電圧40keVでSi+イオンを打込んだ後、800
℃で20分間水素中でアニールしてチャネル層２を形成す
る。イオン打込濃度は、加速電圧40keVの時、ディプレ
ッション型FETでは４×1012個/cm2、エンハンスメント
型FETでは２×1012個/cm2とする。上記のようにしてチ
ャネル層２が形成されたのちゲート金属として、高融点
金属であるタングステンシリサイド（W5Si3）５をスパ
ッタリング法によって、300nm厚さに堆積する。更に前
記タングステンシリサイド５の上に厚さ50nmの硅素を堆
積する。硅素５の堆積方法は、タングステンシリサイド
と同様にスパッタリング法で堆積した。また、使用した
スパッタリング装置は、同一真空槽内に２個のカーソー
ド電極を有しており、タングステンシリサイド堆積した
後、真空を破らないで連続的に硅素膜５を積層した。硅
素５の膜厚は10nm以上１μｍ以下が適当である。10nm以
下の厚さでは、空気中で数nmの自然酸化膜が形成され、
後工程でのフッ酸洗浄等でエッチング除去されてしま
い、目的の機能が達成できない事がある。また１μｍ以
上にすると、ゲート金属の膜厚が厚くなり過ぎて、集積
化した場合の配線の段差切れなどが生じて好ましくな
い。自然酸化膜の形成により後工程での洗浄におけるフ
ッ酸処理による減少と、集積化した時も均一なプレーナ
構造ができる事を考慮すると、硅素５の膜厚は30nm〜10
0nmにするのが最も好ましい。硅素５の堆積方法は、ス
パッタリング以外にも、気相化学成長法、電子ビーム蒸
着法、プラズマ気相化学成長法、あるいはクラスターイ
オンビーム蒸着法でも可能である。
次に（ｂ）に移る。ここでは、通常よく知られているホ
トリソグラフィ技術と、フッ素系ガス（CF4,CHF3,CF4,
＋H2,NF3,SF6）を用いたドライエッチングにより、前記
タングステンシリサイド５と硅素10の積層膜を所定の寸
法に加工する。次に（ｃ）に移る。全面を厚さ1.6μｍ
のホトレジスト11で被覆した後、リソグラフィ技術によ
りソース・ドレイン領域に開口部を設ける。この後イオ
ン打込み法により、加速電圧175keV、濃度２×1013個/c
m2のSi+イオンをホトレジスト11をマスクとして打込
み、ソース領域３およびドレイン領域４を形成する。次
に（ｄ）に移る。イオン打込み時間のマスクとして使用
したホトレジスト11を完全に除去した後、基板温度430
℃での気相化学成長法により、厚さ200nmのSiO2膜９を
形成し、これを保護膜として、水素中で800℃15分間の
アニールを行ない、ソース・ドレイン領域を活性化す
る。前記保護膜９は、この他にも、プラズマ気相化学成
長法、スパッタリング法、電子ビーム蒸着法等で形成し
たSi3N4,SiO2,Al2O3,AlN,BN,SiOxNyなども同様に使用可
能である。この後ソース・ドレイン電極6,7たとえばAuG
e/Ni/Auを蒸着すれば（ｅ）に示す如く、半導体−金属
ショットキー接合を用いたFETが完成する。
トリソグラフィ技術と、フッ素系ガス（CF4,CHF3,CF4,
＋H2,NF3,SF6）を用いたドライエッチングにより、前記
タングステンシリサイド５と硅素10の積層膜を所定の寸
法に加工する。次に（ｃ）に移る。全面を厚さ1.6μｍ
のホトレジスト11で被覆した後、リソグラフィ技術によ
りソース・ドレイン領域に開口部を設ける。この後イオ
ン打込み法により、加速電圧175keV、濃度２×1013個/c
m2のSi+イオンをホトレジスト11をマスクとして打込
み、ソース領域３およびドレイン領域４を形成する。次
に（ｄ）に移る。イオン打込み時間のマスクとして使用
したホトレジスト11を完全に除去した後、基板温度430
℃での気相化学成長法により、厚さ200nmのSiO2膜９を
形成し、これを保護膜として、水素中で800℃15分間の
アニールを行ない、ソース・ドレイン領域を活性化す
る。前記保護膜９は、この他にも、プラズマ気相化学成
長法、スパッタリング法、電子ビーム蒸着法等で形成し
たSi3N4,SiO2,Al2O3,AlN,BN,SiOxNyなども同様に使用可
能である。この後ソース・ドレイン電極6,7たとえばAuG
e/Ni/Auを蒸着すれば（ｅ）に示す如く、半導体−金属
ショットキー接合を用いたFETが完成する。
本発明によれば、化合物半導体の高融点ゲート金属とGa
As表面の保護膜である絶縁膜の間に、両者に対して高温
にしても接着力の強い、厚さ10nm〜１μｍの硅素層を挿
入することにより、高融点ゲート金属上での絶縁膜の膜
はがれや、空隙が生ずることなく、安定したFET特性が
得られる。従って、これらを用いたGaAs大規模集積回路
も制御性よく作製可能になる。
As表面の保護膜である絶縁膜の間に、両者に対して高温
にしても接着力の強い、厚さ10nm〜１μｍの硅素層を挿
入することにより、高融点ゲート金属上での絶縁膜の膜
はがれや、空隙が生ずることなく、安定したFET特性が
得られる。従って、これらを用いたGaAs大規模集積回路
も制御性よく作製可能になる。
第１図は金属−半導体のショットキ接合を用いたFETの
断面構造図、第２図は従来技術によるGaAs MES−FETの
製造工程を示す図、第３図は本発明の実施例を説明する
図である。 １……半絶縁性GaAs基板、２……チャネル層、３……ソ
ース領域、４……ドレイン領域、５……高融点金属ゲー
ト、６……ソース電極、７……ドレイン電極、８……Si
+イオン、９……GaAs表面保護絶縁膜、10……硅素膜、1
1……ホトレジスト
断面構造図、第２図は従来技術によるGaAs MES−FETの
製造工程を示す図、第３図は本発明の実施例を説明する
図である。 １……半絶縁性GaAs基板、２……チャネル層、３……ソ
ース領域、４……ドレイン領域、５……高融点金属ゲー
ト、６……ソース電極、７……ドレイン電極、８……Si
+イオン、９……GaAs表面保護絶縁膜、10……硅素膜、1
1……ホトレジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 重田 淳二 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 審査官 小野田 誠 (56)参考文献 特開 昭56−73469（ＪＰ，Ａ) 特開 昭51−147273（ＪＰ，Ａ) 特開 昭59−119764（ＪＰ，Ａ)
Claims (2)
- 【請求項１】化合物半導体基板上に該化合物半導体基板
とショットキ接合を形成する高融点金属或いは金属セラ
ミックから成る第１の層を堆積する工程と、上記第１の
層上に膜厚が10nm以上１μｍ以下の硅素から成る第２の
層を堆層する工程と、上記第１の層および上記第２の層
をドライエッチングにより加工して電界効果トランジス
タのゲート電極を形成する工程と、上記ゲート電極をマ
スクにしてソース領域およびドレイン領域をイオン打込
みにより形成する工程と、上記ゲート電極、上記ソース
領域および上記ドレイン領域上を絶縁膜で被覆する工程
と、該絶縁膜被覆工程後にアニールにより上記ソース領
域および上記ドレイン領域を活性化する工程を有するこ
とを特徴とする化合物半導体装置の製造方法。 - 【請求項２】上記第２の層の膜厚は30nm以上100nm以下
である特許請求の範囲第１項記載の化合物半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217932A JPH0752736B2 (ja) | 1985-10-02 | 1985-10-02 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217932A JPH0752736B2 (ja) | 1985-10-02 | 1985-10-02 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6279675A JPS6279675A (ja) | 1987-04-13 |
| JPH0752736B2 true JPH0752736B2 (ja) | 1995-06-05 |
Family
ID=16711970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60217932A Expired - Lifetime JPH0752736B2 (ja) | 1985-10-02 | 1985-10-02 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752736B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006048906A1 (de) * | 2006-10-17 | 2008-04-30 | Robert Bosch Gmbh | Verfahren zur Stabilisierung und Funktionalisierung von porösen metallischen Schichten |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147273A (en) * | 1975-06-13 | 1976-12-17 | Fujitsu Ltd | Manufacturing process of semiconductor device |
| JPS5673469A (en) * | 1979-11-20 | 1981-06-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS59119764A (ja) * | 1982-12-25 | 1984-07-11 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| JPS6190470A (ja) * | 1984-10-11 | 1986-05-08 | Nec Corp | 化合物半導体装置の製造方法 |
| JPS61131563A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-10-02 JP JP60217932A patent/JPH0752736B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6279675A (ja) | 1987-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |