JPH0754906B2 - Circuit device that generates stable fixed frequency - Google Patents
Circuit device that generates stable fixed frequencyInfo
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- JPH0754906B2 JPH0754906B2 JP59083077A JP8307784A JPH0754906B2 JP H0754906 B2 JPH0754906 B2 JP H0754906B2 JP 59083077 A JP59083077 A JP 59083077A JP 8307784 A JP8307784 A JP 8307784A JP H0754906 B2 JPH0754906 B2 JP H0754906B2
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
- H—ELECTRICITY
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- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/181—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a numerical count result being used for locking the loop, the counter counting during fixed time intervals
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、基準周波数を用いて安定した周波数を発生す
る装置に関する。TECHNICAL FIELD The present invention relates to a device for generating a stable frequency using a reference frequency.
従来技術 公知のように、カラーテレビ受像機で色信号を復調する
ためには、正確かつ安定した固定周波数が必要である。
この場合、発生した固定周波数は乗算器に加えられ、乗
算器の他の入力側には変調された色信号が供給される。
そして乗算器の出力側から、復調された色信号が取出さ
れる。復調の結果、およびその精度ないし品質は、固定
周波数に依存して決まる。現在では、このような周波数
は、ほとんど、電圧制御発振器（VCO）を用いてフエー
ズ・ロツク・ループ回路（PLL）で発生される。このPLL
回路は、できる限り一定の基準周波数を必要とし、その
際ループの精度はこの基準周波数の精度に依存する。ほ
とんどの場合、この基準周波数は水晶を用いて供給され
る。As is known in the prior art, an accurate and stable fixed frequency is required to demodulate a color signal in a color television receiver.
In this case, the generated fixed frequency is applied to the multiplier, and the modulated color signal is supplied to the other input side of the multiplier.
Then, the demodulated color signal is taken out from the output side of the multiplier. The result of demodulation and its accuracy or quality depend on the fixed frequency. Today, such frequencies are mostly generated in phase-locked loop circuits (PLL) using voltage controlled oscillators (VCOs). This PLL
The circuit requires a reference frequency that is as constant as possible, the accuracy of the loop being dependent on the accuracy of this reference frequency. In most cases, this reference frequency is provided using a crystal.
発明が解決しようとする問題点 しかしながら水晶は高価なので、上述した回路に要する
コストは高くなる。Problems to be Solved by the Invention However, since the crystal is expensive, the cost required for the circuit described above is high.
本発明の課題は、高価な水晶を用いなくても高い周波数
安定性が得られるように、冒頭で述べた装置を改良する
ことである。The object of the invention is to improve the device mentioned at the outset such that high frequency stability is obtained without the use of expensive crystals.
問題点を解決するための手段 本発明によればこの課題は、特許請求の範囲第１項に記
載した装置によつて解決される。According to the invention, this problem is solved by the device according to the first claim.
実施例の説明 次に図面を参照しながら実施例について本発明を詳しく
説明する。この実施例では、カラーテレビ受像機の基準
発振器に対する制御電圧を発生する。Description of Embodiments Next, the present invention will be described in detail with reference to the drawings. In this embodiment, a control voltage for the reference oscillator of the color television receiver is generated.
第１図は、本発明による装置の実施例のブロック図であ
る。ここで発振器１は、固定の周波数Ｆを発生するため
に用いられる。周波数Ｆは乗算段２に加えられる。乗算
段２の別の入力側には復調すべき色信号FR,FBが加えら
れる。乗算段２の出力側からは、復調色信号ＲまたはＢ
が取り出される。復調信号は段３にも加えられる。PAL
モードにおいては微調整を行うために、PALスイッチは
コンデンサを乗算段２の出力側へ切り換え接続される。
発振器信号の位相がバーストからずれると、この出力信
号の平均値がゼロとは異なるようになり、このコンデン
サを、両方の位相が一致するまで充電する。このよう
に、アナログの切り換え手段を用いて微同調を行なう、
他方、粗同調は計数回路により行なう。FIG. 1 is a block diagram of an embodiment of the device according to the invention. Here, the oscillator 1 is used to generate a fixed frequency F. The frequency F is applied to the multiplication stage 2. Color signals FR and FB to be demodulated are added to another input of the multiplication stage 2. From the output side of the multiplication stage 2, the demodulated color signal R or B
Is taken out. The demodulated signal is also applied to stage 3. PAL
In the mode, the PAL switch is connected by switching the capacitor to the output of the multiplication stage 2 for fine adjustment.
When the oscillator signal is out of phase with the burst, the average value of this output signal will be different from zero, charging the capacitor until both phases are in phase. In this way, fine tuning is performed using analog switching means.
On the other hand, coarse tuning is performed by a counting circuit.
SECAMモードにおいてはコンデンサが遮断され従ってコ
ンデンサの充電は行なわれない。段３の他の入力側に
は、発振器１に対する制御直流電圧が供給される。この
電圧については後で詳しく説明する。デジタル−アナロ
グ変換器13から供給されるこの電圧は、次のようにして
得られる。In SECAM mode, the capacitor is cut off and therefore the capacitor is not charged. The control input voltage for the oscillator 1 is supplied to the other input of the stage 3. This voltage will be described in detail later. This voltage supplied from the digital-analog converter 13 is obtained as follows.
まず、走査線周波数に近い周波数F0が、段4,5,6および
７から成る分周器列を介して分周される。図示の例で
は、周波数F0＝62500Hzである。この周波数は、分周器
によって1/2に分周され、次続の段によって1/Dに分周さ
れる。図示の例では、Ｄ＝32である。分周比の逆数Ｄ
は、発振器が発生する周波数の分解能を決定する。この
分周によって、持続時間512μｓのゲートパルスが得ら
れる。ゲートパルスは、ゲート回路８に加えられる。ゲ
ート回路８は、ゲートパルスの期間だけ開く。それによ
って、発振器１の発生したパルスがゲート８を通過し、
カウンタ９に加えられる。カウンタ９はパルスを測定、
ないしは加算する。計数結果Ｍは比較段10の入力側に供
給され、比較段は入力値Ｍと設定値Ｐを比較する。設定
値Ｐは値ＤとＲの積から得られる。ここで値Ｒは、発振
器１の発生した設定周波数と、分周器４から供給される
周波数との比である。図示の例では、Ｒ＝F/F0＝4433/6
2.5＝70.92である。従って、値ＰはＤ×Ｒ＝3270.92＝2
270である。First, the frequency F 0, which is close to the scan line frequency, is divided via a divider train consisting of stages 4, 5, 6 and 7. In the illustrated example, the frequency F 0 = 62500 Hz. This frequency is 1/2-divided by the frequency divider, is divided into 1 / D by succeeding stage. In the example shown, D = 32. Reciprocal of division ratio D
Determines the resolution of the frequency generated by the oscillator. This division results in a gate pulse with a duration of 512 μs. The gate pulse is applied to the gate circuit 8. The gate circuit 8 is opened only during the gate pulse. Thereby, the pulse generated by the oscillator 1 passes through the gate 8,
It is added to the counter 9. Counter 9 measures the pulse,
Or add. The counting result M is supplied to the input side of the comparison stage 10, which compares the input value M with the set value P. The set value P is obtained from the product of the values D and R. Here, the value R is the ratio between the set frequency generated by the oscillator 1 and the frequency supplied from the frequency divider 4. In the illustrated example, R = F / F 0 = 4433/6
2.5 = 70.92. Therefore, the value P is D × R = 3270.92 = 2
It is 270.
比較結果Ｍ−Ｐは、別の加算段11で、直前に計算された
値Ｎに加算され、その結果は第１のレジスタ（ラッチ）
12に送られる。このレジスタ12はパルスP1によって導通
制御され、その出力側にデジタル値Ｎが生じる。デジタ
ル値Ｎはデジタル−アナログ変換器13に供給され、アナ
ログ制御電圧V0に変換される。この制御電圧V0によって
発振器１が追従制御され、変化した周波数Ｆが発生す
る。デジタル値Ｎは第２のレジスタ（ラッチ）14にも加
えられる。このレジスタ14の内容はパルスP2の制御によ
って、加算段11の第２の入力側に加えられる。第１のレ
ジスタ12と第２のレジスタ14は、制御信号であるパルス
P1とパルスP2により交番的に作動されて、これにより目
標周波数への歩進的な近似化が行なわれる。２つの制御
信号P1,P2の発生とその時間関係については、第２図か
ら明らかである。カウンタ９は、P2パルスによって再び
セットされ、ゲート８の開放後に新たな計数過程が開始
さる。発振器１の新たに検出された周波数Ｆは、計数後
に同じく比較段10に加えられる。ここで計数結果Ｍは設
定値Ｐと比較され、その結果は加算段11に供給される。
この比較結果はレジスタ12を介してデジタル−アナログ
変換器13に加えられ、変化した制御電圧V0が得られる。
比較段10から値０が取出された場合、それはレジスタ14
を介して入力される以前の値に加算される。つまり、こ
の時点においては、発振器１の発生する周波数を変化さ
せる必要がなく、従って制御過程は終了する。しかしこ
の装置においては、周波数を形成する際にデジタル化を
行なうため、正確な周波数が得られた時でも、ゲート回
路８が測定されるべき信号と同期していない時は、比較
段10の出力側の信号Ｍ−Ｐは０ではなく、１になること
もあり得る。このＭ−Ｐ＝１により周波数が追従制御さ
れるのを防止する必要がある。即ち比較結果がデジタル
値１の分だけ設定値から偏移し、周波数が変動すること
を防止する必要がある。この目的で、比較器10の後に検
出器15が接続されている。レジスタ12の出力が変化しな
い場合は２つある。即ち ａ）Ｍ−Ｐ＝０の時。何故ならばパルスP2の間中の０の
加算は12の出力を変化しないからである。The comparison result MP is added to the value N calculated immediately before in another adder stage 11 and the result is the first register (latch).
Sent to 12. This register 12 is controlled in conduction by the pulse P1 and a digital value N is generated at its output side. The digital value N is supplied to the digital-analog converter 13 and converted into an analog control voltage V 0 . The control voltage V 0 controls the oscillator 1 to follow it, and the changed frequency F is generated. The digital value N is also applied to the second register (latch) 14. The contents of this register 14 are applied to the second input of the adder stage 11 under the control of the pulse P2. The first register 12 and the second register 14 are pulse signals which are control signals.
It is activated alternately by P1 and pulse P2, which results in a stepwise approximation to the target frequency. The generation of the two control signals P1 and P2 and their time relationship are clear from FIG. The counter 9 is reset by the P2 pulse and after the opening of the gate 8 a new counting process is started. The newly detected frequency F of the oscillator 1 is likewise applied to the comparison stage 10 after counting. Here, the counting result M is compared with the set value P, and the result is supplied to the adding stage 11.
The comparison result is applied to the digital-analog converter 13 via the register 12 to obtain the changed control voltage V 0 .
If the value 0 is fetched from the comparison stage 10, it is registered 14
It is added to the previous value input via. In other words, at this point, it is not necessary to change the frequency generated by the oscillator 1, and the control process ends. However, in this device, since the digitization is performed when forming the frequency, even when the accurate frequency is obtained, when the gate circuit 8 is not synchronized with the signal to be measured, the output of the comparison stage 10 The side signal M-P may be 1 instead of 0. It is necessary to prevent the frequency from being tracked and controlled by this MP = 1. That is, it is necessary to prevent the comparison result from deviating from the set value by the digital value 1 and changing the frequency. For this purpose, a detector 15 is connected after the comparator 10. There are two if the output of register 12 does not change. That is, a) When MP = 0. This is because adding 0 during pulse P2 does not change the output of 12.
ｂ）Ｍ−Ｐ＝１の時。なぜならばこの時の論理回路15が
パルスP1を16を介して遮断するからである。b) When M-P = 1. This is because the logic circuit 15 at this time cuts off the pulse P1 via 16.
このようにして検出器15は、比較結果がデジタル値１の
時には、NOTゲート16およびANDゲート17を介してP1パル
スを阻止する。こうして、レジスタ12の導通接続が防止
される。ゲート18,19は、第２図に示すパルスP1＝AB
およびP2＝Ａを発生するために用いられる。In this way, the detector 15 blocks the P1 pulse via the NOT gate 16 and the AND gate 17 when the comparison result is the digital value 1. In this way, the conductive connection of the register 12 is prevented. Gates 18 and 19 have pulse P1 = AB shown in FIG.
And P2 = A.
次に、第３図を参照しながら上述の装置の動作について
説明する。この実施例では、計数結果Ｍは関数Ｍ＝ｆ
（Ｎ）に従つて得られる。つまり、計数結果Ｍはデジタ
ル−アナログ変換器13へ供給されるデジタル情報Ｎに、
従つて制御電圧V0に依存し、発振器１の周波数Ｆもこの
制御電圧V0に依存している。まず、Ｎ＝５、つまりＭ＝
2270を設定値と考える。Next, the operation of the above apparatus will be described with reference to FIG. In this embodiment, the counting result M is the function M = f.
Obtained according to (N). That is, the counting result M is converted into the digital information N supplied to the digital-analog converter 13,
Therefore, it depends on the control voltage V 0, and the frequency F of the oscillator 1 also depends on the control voltage V 0 . First, N = 5, that is, M =
Consider 2270 as the set value.
最初にこの装置が、Ｍ＝2263になるように周波数Ｆを調
整したとする。所定の固定設定値がＰ＝2270なので、比
較段10は値−７を発生する。この値は、加算段11の中で
値Ｎ＝15に加算され、値８を生じる。この新しい値Ｎ＝
８から、少し高い周波数Ｆが発生し、それは計数結果と
して値Ｍ＝2268を供給する。この場合の比較結果は−２
である。値−２は直前の値Ｎ＝８と加算されて、新しい
値Ｎ＝６を生じる。それによつて、値Ｍ＝2269が供給さ
れる。カウンタ９がリセットされ、もう１度測定が行な
われた後で、比較段10は値−１を供給し、それから新し
い値Ｎ＝５が生じる。発振器１は、この値の時に設定周
波数に調整される。従つてカウンタ９は値Ｍ＝2270を供
給し、比較段における差は０となる。つまり、装置は完
全に制御されたことになる。First, it is assumed that the device adjusts the frequency F so that M = 2263. Since the predetermined fixed setpoint is P = 2270, the comparison stage 10 produces the value -7. This value is added to the value N = 15 in the adding stage 11 to give the value 8. This new value N =
From 8, a slightly higher frequency F is generated, which supplies the value M = 2268 as a counting result. The comparison result in this case is -2
Is. The value -2 is added with the previous value N = 8 to give a new value N = 6. The value M = 2269 is thereby provided. After the counter 9 has been reset and another measurement has been taken, the comparison stage 10 supplies the value -1, from which a new value N = 5 results. The oscillator 1 is adjusted to the set frequency at this value. Accordingly, the counter 9 supplies the value M = 2270 and the difference in the comparison stage is zero. That is, the device is completely controlled.
安定性を保つために、関数Ｍ＝ｆ（Ｎ）の勾配dM/dNは
負であり、また振動を防上するために勾配の値は１より
小さくなつている。In order to maintain stability, the gradient dM / dN of the function M = f (N) is negative, and the value of the gradient is smaller than 1 to prevent vibration.
比較値Ｐの値は発振器１が発生する周波数に依存してい
る。従つて、発振器がPAL信号、SECAM信号ないしNTSC信
号のうちどれを復調するために周波数を発生するか、と
いうことに応じて、比較値Ｐの大きさは異なる。比較値
Ｐと分周比の逆数Ｄが固定されていれば２つの周波数の
比F0/FはD/Pに比例する。従つて、所与の値から基準周
波数F0を容易に検出することができる。The value of the comparison value P depends on the frequency generated by the oscillator 1. Therefore, the magnitude of the comparison value P depends on whether the oscillator generates the frequency for demodulating the PAL signal, the SECAM signal or the NTSC signal. If the comparison value P and the reciprocal D of the division ratio are fixed, the ratio F 0 / F of the two frequencies is proportional to D / P. Therefore, the reference frequency F 0 can be easily detected from the given value.
第１図の例では、データを並列に処理しているが、直列
処理を行なうことも可能である。In the example of FIG. 1, data is processed in parallel, but serial processing is also possible.
発明の効果 本発明によれば高価な水晶等を使用せず、周波数の発生
の制御の一部をデイジタル的に処理し、その際の誤制御
を回避することと共に、回路に要する費用を低減できる
効果がある。EFFECTS OF THE INVENTION According to the present invention, a part of frequency generation control is digitally processed without using an expensive crystal or the like, erroneous control at that time can be avoided, and cost required for a circuit can be reduced effective.
第１図は本発明による周波数発生装置の実施例のブロツ
ク図、第２図は第１図の装置の説明に供する波形図、第
３図は第１図の装置の動作を説明するための線図であ
る。 １……電圧制御発振器、２……乗算段、４……分周器、
８……ゲート回路、９……カウンタ、10……比較段、11
……加算段、12,14……レジスタ、13……デジタル／ア
ナログ変換器、15……検出器、16……NOTゲート、17…
…ANDゲート、18,19……ゲート。FIG. 1 is a block diagram of an embodiment of a frequency generator according to the present invention, FIG. 2 is a waveform diagram for explaining the device of FIG. 1, and FIG. 3 is a line for explaining the operation of the device of FIG. It is a figure. 1 ... Voltage controlled oscillator, 2 ... Multiplication stage, 4 ... Divider,
8 ... Gate circuit, 9 ... Counter, 10 ... Comparison stage, 11
…… Addition stage, 12,14 …… Register, 13 …… Digital / analog converter, 15 …… Detector, 16 …… NOT gate, 17 ……
… AND gate, 18,19 …… gate.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−17235（ＪＰ，Ａ) 特開 昭56−36234（ＪＰ，Ａ) 特開 昭54−150942（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-57-17235 (JP, A) JP-A-56-36234 (JP, A) JP-A-54-150942 (JP, A)
Claims (1)
発生する回路装置において、基準周波数（F0）が、発生
しようとする周波数（Ｆ）よりも低い周波数であり、ま
たゲート回路（８）が設けられ、該ゲート回路が、低い
基準周波数（F0）を分周して得られるゲート信号によっ
て開かれ、ゲート回路（８）の入力側に電圧制御発振器
（１）が接続され、またゲート回路（８）がカウンタ
（９）と接続され、該カウンタが、ゲート回路（８）の
導通時に発振器（１）から取出されるパルスを計数し、
その計数結果が比較段（10）に加えられ、該比較段には
所定の固定比較値（Ｐ）も供給され、また比較段（10）
の出力側が加算段（11）と接続され、該加算段が、算出
された値を一時記憶する第１のレジスタ（12）と接続さ
れ、該第１のレジスタ（12）がデジタル−アナログ変換
器（13）と接続され、該デジタル−アナログ変換器が、
発振器（１）を制御するために該発振器の制御入力側と
接続され、また第１のレジスタ（12）が第２のレジスタ
（14）と接続され、該第２のレジスタが加算段（11）の
別の入力側と接続され、さらに２つのレジスタ（12,1
4）がラッチ・レジスタとして交互に導通接続される、
ことを特徴とする安定した固定周波数を発生する回路装
置。1. A circuit device for generating a stable fixed frequency using a reference frequency, wherein a reference frequency (F 0 ) is lower than a frequency (F) to be generated, and a gate circuit (8). Is provided, the gate circuit is opened by a gate signal obtained by dividing a low reference frequency (F 0 ), the voltage controlled oscillator (1) is connected to the input side of the gate circuit (8), and The circuit (8) is connected to a counter (9), which counts the pulses taken from the oscillator (1) when the gate circuit (8) is conducting,
The counting result is added to the comparison stage (10), and a predetermined fixed comparison value (P) is also supplied to the comparison stage (10).
Is connected to an addition stage (11), the addition stage is connected to a first register (12) for temporarily storing the calculated value, and the first register (12) is a digital-analog converter. (13) is connected to the digital-analog converter,
It is connected to the control input side of the oscillator (1) for controlling the oscillator (1), the first register (12) is connected to the second register (14), and the second register is added to the adding stage (11). Connected to another input side of, and two more registers (12,1
4) are alternately conductively connected as a latch register,
A circuit device that generates a stable fixed frequency.
Applications Claiming Priority (2)
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Family Applications (1)
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Country Status (4)
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- 1984-04-26 JP JP59083077A patent/JPH0754906B2/en not_active Expired - Lifetime
Also Published As
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