JPH0756072B2 - 導体パタ−ンの製造方法 - Google Patents
導体パタ−ンの製造方法Info
- Publication number
- JPH0756072B2 JPH0756072B2 JP62038965A JP3896587A JPH0756072B2 JP H0756072 B2 JPH0756072 B2 JP H0756072B2 JP 62038965 A JP62038965 A JP 62038965A JP 3896587 A JP3896587 A JP 3896587A JP H0756072 B2 JPH0756072 B2 JP H0756072B2
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- JP
- Japan
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- conductor pattern
- substrate
- ion implantation
- conductor
- adhesive strength
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/14—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation
- H05K3/146—By vapour deposition
Landscapes
- Physical Vapour Deposition (AREA)
Description
【発明の詳細な説明】 〔概要〕 接着強度の優れた導体パターンの製法として、被処理基
板に真空蒸着とイオン注入を併用することによって蒸着
金属原子と基板構成物との混合物からなる導体パターン
を形成する方法。
板に真空蒸着とイオン注入を併用することによって蒸着
金属原子と基板構成物との混合物からなる導体パターン
を形成する方法。
〔産業上の利用分野〕 本発明は密着強度の優れた導体パターンの製造方法に関
する。
する。
大量の情報を迅速に処理するため情報処理技術の進歩は
著しく、情報処理装置の主要部を構成する半導体装置は
単位素子の小形化による大容量化が進んでおり、これと
共に配線パターンの高密度化が行われている。
著しく、情報処理装置の主要部を構成する半導体装置は
単位素子の小形化による大容量化が進んでおり、これと
共に配線パターンの高密度化が行われている。
すなわち、従来のICやLSIよりも一段と大容量化したVLS
Iが実用化されており、また半導体素子に対するパッシ
ベーション技術の進歩によってセラミック回路基板に半
導体チップを直接にダイボンディングしたり、フリップ
チップボンディングすることが可能となった。
Iが実用化されており、また半導体素子に対するパッシ
ベーション技術の進歩によってセラミック回路基板に半
導体チップを直接にダイボンディングしたり、フリップ
チップボンディングすることが可能となった。
ここで、半導体チップの周辺に設けられている端子数は
多く、セラミック基板上にはかゝる半導体チップが密に
搭載されているために配線パターンは高密度化し、必然
的に多層配線構造がとられている。
多く、セラミック基板上にはかゝる半導体チップが密に
搭載されているために配線パターンは高密度化し、必然
的に多層配線構造がとられている。
次に、LSIやVLSIなどの半導体チップを構成する単位素
子の小形化により半導体チップの電力消費量は4W以上と
なっており、更に増加する傾向にある。
子の小形化により半導体チップの電力消費量は4W以上と
なっており、更に増加する傾向にある。
そのため半導体チップの冷却法も従来の空冷或いは強制
空冷法に代わって液冷法が必要な趨性にある。
空冷法に代わって液冷法が必要な趨性にある。
多数の半導体チップを装着する回路基板はアルミナ（α
−Al2O3）など耐熱性セラミックスから構成され、この
上に厚膜法か薄膜法を用いて微細な配線パターンが形成
されている。
−Al2O3）など耐熱性セラミックスから構成され、この
上に厚膜法か薄膜法を用いて微細な配線パターンが形成
されている。
すなわち、厚膜法はセラミック基板上に金（Au）やパラ
ジウム・銀（Pd-Ag）などの導体ペーストをスクリーン
・プリントして配線パターンを作り、これを焼成する方
法であり、一方、薄膜法は真空蒸着法やスパッタ法を用
いて基板上に銅（Cu）などの導体金属膜を形成し、これ
に写真蝕刻技術（フォトリソグラフィ）を使用して配線
パターンを形成する方法である。
ジウム・銀（Pd-Ag）などの導体ペーストをスクリーン
・プリントして配線パターンを作り、これを焼成する方
法であり、一方、薄膜法は真空蒸着法やスパッタ法を用
いて基板上に銅（Cu）などの導体金属膜を形成し、これ
に写真蝕刻技術（フォトリソグラフィ）を使用して配線
パターンを形成する方法である。
然しながら、これらの方法は何れも問題点をもってい
る。
る。
すなわち、厚膜法により形成した導体パターンは基板と
の間に2Kg/mm2程度の接着強度をもっているが、この上
には半田付けができないと云う問題がある。
の間に2Kg/mm2程度の接着強度をもっているが、この上
には半田付けができないと云う問題がある。
その理由として、厚膜導体ペーストは金属粉末を主体と
し、これにバインダとしてガラス粉末を加え、溶剤によ
り混合してペースト状としたものであり、スクリーン印
刷した後に焼成するとガラス粉末は溶融してアルミナ基
板に接着するため、比較的強い接着強度が得られるもの
ゝ、焼結した金属粉末の周囲にはガラスが存在するため
に半田付けを行っても半田が乗らず、またワイヤボンデ
ィングを行ってもそのままでは接着しない。
し、これにバインダとしてガラス粉末を加え、溶剤によ
り混合してペースト状としたものであり、スクリーン印
刷した後に焼成するとガラス粉末は溶融してアルミナ基
板に接着するため、比較的強い接着強度が得られるもの
ゝ、焼結した金属粉末の周囲にはガラスが存在するため
に半田付けを行っても半田が乗らず、またワイヤボンデ
ィングを行ってもそのままでは接着しない。
一方、薄膜法により形成した導体パターンは半田付けや
溶接などが可能であるが、基板との接着強度は1Kg/mm2
程度と少なく、剥離が生じ易く信頼性に問題がある。
溶接などが可能であるが、基板との接着強度は1Kg/mm2
程度と少なく、剥離が生じ易く信頼性に問題がある。
さて、半導体チップを搭載したセラミック回路基板は先
に記したように電圧印加の有無により急熱と急冷があ
り、また冷媒中に浸漬して使用する場合もあるので、厚
膜法で形成した導体パターンよりも接着強度が大きく、
急熱急冷に耐え、また半田付け可能な導体パターンの形
成法が求められている。
に記したように電圧印加の有無により急熱と急冷があ
り、また冷媒中に浸漬して使用する場合もあるので、厚
膜法で形成した導体パターンよりも接着強度が大きく、
急熱急冷に耐え、また半田付け可能な導体パターンの形
成法が求められている。
以上記したように厚膜法で形成した導体パターンは半田
付けができず、また薄膜法で形成した導体パターンは接
着強度が不足し、温度サイクルにより基板との剥離が生
じ易い。
付けができず、また薄膜法で形成した導体パターンは接
着強度が不足し、温度サイクルにより基板との剥離が生
じ易い。
そこで、接着強度が厚膜法による場合よりも強く、また
半田付け可能な導体パターン形成法を実用化することが
課題である。
半田付け可能な導体パターン形成法を実用化することが
課題である。
上記の問題は真空蒸着源を備えたイオン注入装置のター
ゲット部に金属マスクを被覆した被処理基板を装着し、
導体パターン形成金属の真空蒸着と加速した不活性ガス
イオンのイオン注入とを同時に行って、該被処理基板上
に導体金属原子と基板構成材料との混合物よりなるパタ
ーンを形成する導体パターンの製造方法により解決する
ことができる。
ゲット部に金属マスクを被覆した被処理基板を装着し、
導体パターン形成金属の真空蒸着と加速した不活性ガス
イオンのイオン注入とを同時に行って、該被処理基板上
に導体金属原子と基板構成材料との混合物よりなるパタ
ーンを形成する導体パターンの製造方法により解決する
ことができる。
本発明は真空蒸着法とイオン注入法とを併用し、ことに
より蒸着金属を部分的に基板中にまで侵入させて混合物
を作ることにより、接着強度が高く、また半田付けや熔
着が可能な導体パターンを形成するものである。
より蒸着金属を部分的に基板中にまで侵入させて混合物
を作ることにより、接着強度が高く、また半田付けや熔
着が可能な導体パターンを形成するものである。
然し、薄膜法で用いられているように被処理基板上に前
面に導体金属膜を形成した後、写真蝕刻して導体パター
ンを形成することは蒸着金属粒子が基板と混合体を形成
していることから不要部分の金属膜を完全に除去するこ
とは困難である。
面に導体金属膜を形成した後、写真蝕刻して導体パター
ンを形成することは蒸着金属粒子が基板と混合体を形成
していることから不要部分の金属膜を完全に除去するこ
とは困難である。
そこで、本発明においては金属マスクを用い、選択的に
蒸着とイオン注入を行うようにしたものである。
蒸着とイオン注入を行うようにしたものである。
イオン注入装置の中にCuの蒸着源を用意し、アルゴン
（Ar）イオンの注入を行うターゲット部にモリブデン
（Mo）製のマスクを被覆したアルミナ被処理基板を設置
した。
（Ar）イオンの注入を行うターゲット部にモリブデン
（Mo）製のマスクを被覆したアルミナ被処理基板を設置
した。
そして、設置内を10-4Pa以上にまで排気し、加速電圧20
KeVでアルミナ基板にArイオンのイオン注入を行いなが
らCuの真空蒸着を行った。
KeVでアルミナ基板にArイオンのイオン注入を行いなが
らCuの真空蒸着を行った。
ここで、イオン注入と真空蒸着を併用するには10-4Pa以
上の真空度が必要であって、これ以下の真空度ではイオ
ン注入が行われなくなる。
上の真空度が必要であって、これ以下の真空度ではイオ
ン注入が行われなくなる。
また、イオン注入を行うには10KeV以上の加速電圧が必
要であって、これ以下ではスパッタが生じてしまい本発
明の実施には適さなくなる。
要であって、これ以下ではスパッタが生じてしまい本発
明の実施には適さなくなる。
このようにするとCuと基板との接合部には100〜1000Å
の混合層が形成されるために接着強度が向上し、また導
体パターンの表面層はCuからなるために従来の薄膜法に
より得られるものと同様であって、半田付けや熔着が可
能である。
の混合層が形成されるために接着強度が向上し、また導
体パターンの表面層はCuからなるために従来の薄膜法に
より得られるものと同様であって、半田付けや熔着が可
能である。
このようにして得られた導体パターンは測定の結果、接
着強度は2.3Kg/mm2と厚膜法によるよりも優れた値を得
ることができた。
着強度は2.3Kg/mm2と厚膜法によるよりも優れた値を得
ることができた。
以上記したように本発明の使用により接着強度が従来の
厚膜法によるものよりも優れ、また半田付け可能な導体
パターンの形成が可能となる。
厚膜法によるものよりも優れ、また半田付け可能な導体
パターンの形成が可能となる。
フロントページの続き (72)発明者 今中 佳彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 坂井 強志 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 青木 重憲 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−100673（ＪＰ，Ａ)
Claims (1)
- 【請求項１】真空蒸着源を備えたイオン注入装置のター
ゲット部に金属マスクを被覆した被処理基板を装着し、
導体パターン形成金属の真空蒸着と加速した不活性ガス
イオンのイオン注入とを同時に行って、該被処理基板上
に導体金属原子と基板構成材料との混合物よりなるパタ
ーンを形成することを特徴とする導体パターンの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038965A JPH0756072B2 (ja) | 1987-02-20 | 1987-02-20 | 導体パタ−ンの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038965A JPH0756072B2 (ja) | 1987-02-20 | 1987-02-20 | 導体パタ−ンの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63206465A JPS63206465A (ja) | 1988-08-25 |
| JPH0756072B2 true JPH0756072B2 (ja) | 1995-06-14 |
Family
ID=12539875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62038965A Expired - Fee Related JPH0756072B2 (ja) | 1987-02-20 | 1987-02-20 | 導体パタ−ンの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756072B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100673A (ja) * | 1983-11-02 | 1985-06-04 | Mitsubishi Electric Corp | マスク蒸着による配線パタ−ンの形成方法 |
| JPS61277118A (ja) * | 1985-06-03 | 1986-12-08 | 株式会社日立製作所 | 導電性薄膜および導電性パタン形成方法 |
-
1987
- 1987-02-20 JP JP62038965A patent/JPH0756072B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63206465A (ja) | 1988-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |