JPH0756938B2 - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0756938B2 JPH0756938B2 JP63024548A JP2454888A JPH0756938B2 JP H0756938 B2 JPH0756938 B2 JP H0756938B2 JP 63024548 A JP63024548 A JP 63024548A JP 2454888 A JP2454888 A JP 2454888A JP H0756938 B2 JPH0756938 B2 JP H0756938B2
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- Japan
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- transistor
- collector
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- emitter
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電子回路の出力段に用いられる出力回路に
関するものである。
関するものである。
第２図は従来の出力回路を示す回路図である。図におい
て、Q1はnpn形の第１のトランジスタで、ベースが入力
端子（１）に、エミツタは接地点（GND）に、コレクタ
は第１の定電流源（２）に接続されている。Q2はnpn形
の第２のトランジスタで、ベースが第１のトランジスタ
Q1のコレクタに、エミツタはGNDに、コレクタは第２の
定電流源（３）に接続されている。Q3はnpn形の第３の
トランジスタで、ベースが第２のトランジスタQ2のコレ
クタに、エミツタはGNDに、コレクタは第３の定電流源
（４）に接続されている。Q4はnpn形の第４のトランジ
スタで、ベースが第３のトランジスタQ3のコレクタに接
続され、エミツタはGNDに、コレクタは出力端子（５）
に接続されている。Q5はnpn形の第５のトランジスタ
で、ベースが第１のトランジスタQ1のコレクタに、エミ
ツタがGNDに、コレクタが第４の定電流源（６）に接続
されている。Q6はnpn形の第６の出力トランジスタで、
ベースが第５のトランジスタQ5のコレクタに、エミツタ
が出力端子（５）に、コレクタが電源Vccに接続されて
いる。
て、Q1はnpn形の第１のトランジスタで、ベースが入力
端子（１）に、エミツタは接地点（GND）に、コレクタ
は第１の定電流源（２）に接続されている。Q2はnpn形
の第２のトランジスタで、ベースが第１のトランジスタ
Q1のコレクタに、エミツタはGNDに、コレクタは第２の
定電流源（３）に接続されている。Q3はnpn形の第３の
トランジスタで、ベースが第２のトランジスタQ2のコレ
クタに、エミツタはGNDに、コレクタは第３の定電流源
（４）に接続されている。Q4はnpn形の第４のトランジ
スタで、ベースが第３のトランジスタQ3のコレクタに接
続され、エミツタはGNDに、コレクタは出力端子（５）
に接続されている。Q5はnpn形の第５のトランジスタ
で、ベースが第１のトランジスタQ1のコレクタに、エミ
ツタがGNDに、コレクタが第４の定電流源（６）に接続
されている。Q6はnpn形の第６の出力トランジスタで、
ベースが第５のトランジスタQ5のコレクタに、エミツタ
が出力端子（５）に、コレクタが電源Vccに接続されて
いる。
次に動作について説明する。通常動作時、入力端子
（１）から第１のトランジスタQ1のベースにその第１の
トランジスタQ1をON状態にさせるのに十分な電流が供給
されると、第１のトランジスタQ1はONとなり、第１の定
電流源（２）からの定電流I0は第１のトランジスタQ1の
コレクタからエミツタを介しGNDへ流れ、第２んおトラ
ンジスタQ2のベースには電流が供給されないので第２の
トランジスタQ2はOFF状態となる。一方、入力端子
（１）から第１のトランジスタQ1のベースに供給されて
いる電流がカツトされると、第１のトランジスタQ1はOF
Fとなるので第２のトランジスタQ2のベースには、第１
の定電流源（２）からの定電流I0が供給され、第２のト
ランジスタQ2はONとなる。
（１）から第１のトランジスタQ1のベースにその第１の
トランジスタQ1をON状態にさせるのに十分な電流が供給
されると、第１のトランジスタQ1はONとなり、第１の定
電流源（２）からの定電流I0は第１のトランジスタQ1の
コレクタからエミツタを介しGNDへ流れ、第２んおトラ
ンジスタQ2のベースには電流が供給されないので第２の
トランジスタQ2はOFF状態となる。一方、入力端子
（１）から第１のトランジスタQ1のベースに供給されて
いる電流がカツトされると、第１のトランジスタQ1はOF
Fとなるので第２のトランジスタQ2のベースには、第１
の定電流源（２）からの定電流I0が供給され、第２のト
ランジスタQ2はONとなる。
また、第２のトランジスタQ2および第３のトランジスタ
Q3、さらに第３のトランジスタQ3および第４のトランジ
スタQ4は、上記第１のトランジスタQ1および第２のトラ
ンジスタQ2と同様な動作をする。
Q3、さらに第３のトランジスタQ3および第４のトランジ
スタQ4は、上記第１のトランジスタQ1および第２のトラ
ンジスタQ2と同様な動作をする。
このようにして、第１のトランジスタQ1がON状態のとき
第４のトランジスタQ4はOFF状態、第１のトランジスタQ
1がOFF状態のとき第４のトランジスタQ4は、ON状態とな
る。
第４のトランジスタQ4はOFF状態、第１のトランジスタQ
1がOFF状態のとき第４のトランジスタQ4は、ON状態とな
る。
また、第１のトランジスタQ1および第５のトランジスタ
Q5も前記と同様な動作をし、第１のトランジスタQ1がON
状態のとき第５のトランジスタQ5はOFF状態、第１のト
ランジスタQ1がOFF状態のとき第５のトランジスタQ5はO
N状態となる。そして、第５のトランジスタQ5がOFF状態
のとき第６のトランジスタQ6はON状態、第５のトランジ
スタQ5がON状態のとき第６のトランジスタQ6はOFF状態
となる。
Q5も前記と同様な動作をし、第１のトランジスタQ1がON
状態のとき第５のトランジスタQ5はOFF状態、第１のト
ランジスタQ1がOFF状態のとき第５のトランジスタQ5はO
N状態となる。そして、第５のトランジスタQ5がOFF状態
のとき第６のトランジスタQ6はON状態、第５のトランジ
スタQ5がON状態のとき第６のトランジスタQ6はOFF状態
となる。
以上より第１のトランジスタQ1がON状態のとき第６のト
ランジスタQ6はON状態、第１のトランジスタQ1がOFF状
態のとき第６のトランジスタQ6はOFF状態となる。
ランジスタQ6はON状態、第１のトランジスタQ1がOFF状
態のとき第６のトランジスタQ6はOFF状態となる。
結果として、第１のトランジスタQ1がON状態のとき第４
の出力トランジスタQ4はOFF状態、第６のトランジスタQ
6はON状態、第１のトランジスタQ1がOFF状態のとき第４
のトランジスタQ4はON状態、第６のトランジスタQ6はOF
F状態となる。
の出力トランジスタQ4はOFF状態、第６のトランジスタQ
6はON状態、第１のトランジスタQ1がOFF状態のとき第４
のトランジスタQ4はON状態、第６のトランジスタQ6はOF
F状態となる。
待機時第1,第２の定電流源（２），（３）および第４の
定電流源（６）は動作を停止する。これにより、待機時
の消費電力を最小とするとともに、第３の定電流源
（４）から第４のトランジスタQ4のベースに電流を供給
し、ON状態に保持し、出力端子（５）のインピーダンス
を低くすることが可能となる。第４のトランジスタQ4の
エミツタ接地時の直流増幅率をhFE4，コレクタ電流をI
c4、ベース電流をI3とすると Ic4＝hFE4・I3 となる。
定電流源（６）は動作を停止する。これにより、待機時
の消費電力を最小とするとともに、第３の定電流源
（４）から第４のトランジスタQ4のベースに電流を供給
し、ON状態に保持し、出力端子（５）のインピーダンス
を低くすることが可能となる。第４のトランジスタQ4の
エミツタ接地時の直流増幅率をhFE4，コレクタ電流をI
c4、ベース電流をI3とすると Ic4＝hFE4・I3 となる。
従来の出力回路は以上のように構成されているので、待
機時、出力端子電流を一時的にIc4流す場合でも、常に
第３の定電流源（４）は定電流値I3を流しておかなけれ
ばならず、効率が悪いという問題点があつた。
機時、出力端子電流を一時的にIc4流す場合でも、常に
第３の定電流源（４）は定電流値I3を流しておかなけれ
ばならず、効率が悪いという問題点があつた。
この発明は上記のような問題点を解消するためになされ
たもので、効率良い出力回路を得ることを目的とする。
たもので、効率良い出力回路を得ることを目的とする。
この発明による出力回路は、従来の出力回路に、出力端
子とコレクターベース接続された第７のトランジスタ
と、第７のトランジスタのエミツタとエミツタ、ベース
とベースがそれぞれ接続された第８のトランジスタと、
第８のトランジスタのコレクタとコレクターベース接続
された第９のトランジスタと、第９のトランジスタのエ
ミツタとエミツタ、ベースとベースがそれぞれ接続され
た第10のトランジスタを設け、第10のトランジスタのコ
レクタを第４のトランジスタのベースに接続したもので
ある。
子とコレクターベース接続された第７のトランジスタ
と、第７のトランジスタのエミツタとエミツタ、ベース
とベースがそれぞれ接続された第８のトランジスタと、
第８のトランジスタのコレクタとコレクターベース接続
された第９のトランジスタと、第９のトランジスタのエ
ミツタとエミツタ、ベースとベースがそれぞれ接続され
た第10のトランジスタを設け、第10のトランジスタのコ
レクタを第４のトランジスタのベースに接続したもので
ある。
この発明における出力回路は第７および第８のトランジ
スタおよび第9,第10のトランジスタは電流ミラー回路を
構成しており待機時、出力端子（５）から、第７のトラ
ンジスタのコレクタに流れ込んだ電流に比例した電流を
第４のトランジスタのベースに供給するよう構成されて
いる。
スタおよび第9,第10のトランジスタは電流ミラー回路を
構成しており待機時、出力端子（５）から、第７のトラ
ンジスタのコレクタに流れ込んだ電流に比例した電流を
第４のトランジスタのベースに供給するよう構成されて
いる。
以下、この発明の一実施例を図について説明する。第１
図において、従来との相違点は、第１の電流ミラー回路
（７）と第２の電流ミラー回路（８）とをさらに備えた
ことである。出力端子（５）に、npn形の第７のトラン
ジスタQ7のコレクタおよびベースを接続し、この第７の
トランジスタQ7のエミツタとベースとはそれぞれnpn形
の第８のトランジスタQ8のエミツタとベースとに接続さ
れており、両トランジスタQ7,Q8は第１の電流ミラー回
路（７）を構成する。さらに、第7,第８のトランジスタ
Q7,Q8の共通接続されたエミツタは第５のトランジスタQ
5のコレクタに接続し、第８のトランジスタQ8のコレク
タはpnp形の第９のトランジスタQ9のコレクタおよびベ
ースに接続し、この第９のトランジスタQ9のエミツタと
ベースとはそれぞれpnp形の第10のトランジスタQ10のエ
ミツタとベースとに接続されており、両トランジスタ
Q9,Q10は第２の電流ミラー回路（８）を構成する。さら
に、第9,第10のトランジスタQ9,Q10の共通接続されたエ
ミツタは電源Vccに接続されている。第10のトランジス
タQ10のコレクタは第４のトランジスタQ4のベースに接
続されている。なお、第７のトランジスタQ7のコレクタ
電流と第10のトランジスタQ10のコレクタ電流との比は
1:mであるとする。
図において、従来との相違点は、第１の電流ミラー回路
（７）と第２の電流ミラー回路（８）とをさらに備えた
ことである。出力端子（５）に、npn形の第７のトラン
ジスタQ7のコレクタおよびベースを接続し、この第７の
トランジスタQ7のエミツタとベースとはそれぞれnpn形
の第８のトランジスタQ8のエミツタとベースとに接続さ
れており、両トランジスタQ7,Q8は第１の電流ミラー回
路（７）を構成する。さらに、第7,第８のトランジスタ
Q7,Q8の共通接続されたエミツタは第５のトランジスタQ
5のコレクタに接続し、第８のトランジスタQ8のコレク
タはpnp形の第９のトランジスタQ9のコレクタおよびベ
ースに接続し、この第９のトランジスタQ9のエミツタと
ベースとはそれぞれpnp形の第10のトランジスタQ10のエ
ミツタとベースとに接続されており、両トランジスタ
Q9,Q10は第２の電流ミラー回路（８）を構成する。さら
に、第9,第10のトランジスタQ9,Q10の共通接続されたエ
ミツタは電源Vccに接続されている。第10のトランジス
タQ10のコレクタは第４のトランジスタQ4のベースに接
続されている。なお、第７のトランジスタQ7のコレクタ
電流と第10のトランジスタQ10のコレクタ電流との比は
1:mであるとする。
次に動作について説明する。通常時の動作においては、
従来回路とまつたく同様な動作を行なう。待機時におい
ての動作は以下のようになる。第２〜第４の定電流源
（３），（４），（５）は動作を中止し、第１の定電流
源（２）は動作している。出力端子（５）から第７のト
ランジスタQ7のコレクタに流れ込んだ電流Ic7はエミツ
タを介し、第５のトランジスタQ5のコレクタ、エミツタ
を流れGNDに流れ込む。第７のトランジスタQ7と第１の
電流ミラー回路（７）を構成している第８のトランジス
タQ8のコレクタにIc7に比例した電流が流れ、さらに第
９のトランジスタQ9および第10のトランジスタQ10で構
成される第２の電流ミラー回路（８）により第４のトラ
ンジスタQ4のベースにはｍ・Ic7の電流が供給されるこ
とになる。この電流により第４のトランジスタQ4のコレ
クタにはhFE・ｍ・Ic7の電流が流れる。また、出力端子
（５）から流れ込む電流が０であれば第４のトランジス
タQ4のコレクタに流入する電流も０となる。一般に従来
回路における待機時動作している第３の定電流源（４）
が供給する電流I3に較べこの実施例による待機時動作し
ている第１の定電流源（２）が供給する電流I0は非常に
小さくすることが可能である。
従来回路とまつたく同様な動作を行なう。待機時におい
ての動作は以下のようになる。第２〜第４の定電流源
（３），（４），（５）は動作を中止し、第１の定電流
源（２）は動作している。出力端子（５）から第７のト
ランジスタQ7のコレクタに流れ込んだ電流Ic7はエミツ
タを介し、第５のトランジスタQ5のコレクタ、エミツタ
を流れGNDに流れ込む。第７のトランジスタQ7と第１の
電流ミラー回路（７）を構成している第８のトランジス
タQ8のコレクタにIc7に比例した電流が流れ、さらに第
９のトランジスタQ9および第10のトランジスタQ10で構
成される第２の電流ミラー回路（８）により第４のトラ
ンジスタQ4のベースにはｍ・Ic7の電流が供給されるこ
とになる。この電流により第４のトランジスタQ4のコレ
クタにはhFE・ｍ・Ic7の電流が流れる。また、出力端子
（５）から流れ込む電流が０であれば第４のトランジス
タQ4のコレクタに流入する電流も０となる。一般に従来
回路における待機時動作している第３の定電流源（４）
が供給する電流I3に較べこの実施例による待機時動作し
ている第１の定電流源（２）が供給する電流I0は非常に
小さくすることが可能である。
つまり、出力電流が流れたときのみ出力トランジスタの
ベース電流を供給するような回路構成となる。
ベース電流を供給するような回路構成となる。
なお、上記実施例では電流ミラー回路（７），（８）に
面積比を用いて電流比を作り出しているが、エミツタに
抵抗を挿入してもよい。
面積比を用いて電流比を作り出しているが、エミツタに
抵抗を挿入してもよい。
以上のようにこの発明によれば電流ミラー回路を２回路
追加することにより効率良い出力回路が得られる効果が
ある。
追加することにより効率良い出力回路が得られる効果が
ある。
第１図はこの発明の一実施例による出力回路を示す回路
図、第２図は従来の出力回路を示す回路図である。 図において、Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,Q10はそれぞ
れ順次第1,第2,第3,第4,第5,第6,第7,第8,第9,第10のト
ランジスタ、（１）は入力端子、（２）は第１の定電流
源、（３）は第２の定電流源、（４）は第３の定電流
源、（５）は出力端子、（６）は第４の定電流源、
（７）は第１の電流ミラー回路、（８）は第２の電流ミ
ラー回路である。 なお、図中同一符号は同一または相当部分を示す。
図、第２図は従来の出力回路を示す回路図である。 図において、Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,Q10はそれぞ
れ順次第1,第2,第3,第4,第5,第6,第7,第8,第9,第10のト
ランジスタ、（１）は入力端子、（２）は第１の定電流
源、（３）は第２の定電流源、（４）は第３の定電流
源、（５）は出力端子、（６）は第４の定電流源、
（７）は第１の電流ミラー回路、（８）は第２の電流ミ
ラー回路である。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】入力端子にベースが接続され、エミツタは
接地点に、コレクタは第１の定電流源に接続された第１
のトランジスタ、 ベースが上記第１のトランジスタのコレクタに、エミツ
タは接地点に、コレクタは第２の定電流源に接続された
第２のトランジスタ、 ベースが上記第２のトランジスタのコレクタに、エミツ
タは接地点に、コレクタは第３の定電流源に接続された
第３のトランジスタ、 ベースが上記第３のトランジスタのコレクタに、エミツ
タは接地点に、コレクタは出力端子に接続された第４の
トランジスタ、 ベースが上記第１のトランジスタのコレクタに、エミツ
タは接地点に、コレクタは第４の定電流源に接続された
第５のトランジスタ、 ベースが上記第５のトランジスタのコレクタに、エミツ
タは上記出力端子に、コレクタは電源に接続された第６
のトランジスタ、 ベースおよびコレクタがともに上記出力端子に、エミッ
タは上記第６のトランジスタのベースに接続された第７
のトランジスタと、ベースが上記出力端子に、エミツタ
は上記第６のトランジスタのベースに接続された第８の
トランジスタとからなる第１の電流ミラー回路、及び、 ベースおよびコレクタがともに上記第８のトランジスタ
のコレクタに、エミツタは上記電源に接続され上記第１
ないし第８のトランジスタとは異なつた導電形を有する
第９のトランジスタと、ベースが上記第９のトランジス
タのベースに、エミツタは上記電源に接続され上記第９
のトランジスタと同じ導電形を有する第10のトランジス
タとからなる第２の電流ミラー回路を備えた出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024548A JPH0756938B2 (ja) | 1988-02-04 | 1988-02-04 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024548A JPH0756938B2 (ja) | 1988-02-04 | 1988-02-04 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01200718A JPH01200718A (ja) | 1989-08-11 |
| JPH0756938B2 true JPH0756938B2 (ja) | 1995-06-14 |
Family
ID=12141206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63024548A Expired - Fee Related JPH0756938B2 (ja) | 1988-02-04 | 1988-02-04 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756938B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11038502B1 (en) * | 2020-03-23 | 2021-06-15 | Texas Instruments Incorporated | Methods, apparatus, and systems to drive a transistor |
-
1988
- 1988-02-04 JP JP63024548A patent/JPH0756938B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01200718A (ja) | 1989-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |