JPH0758786B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0758786B2 JPH0758786B2 JP62057182A JP5718287A JPH0758786B2 JP H0758786 B2 JPH0758786 B2 JP H0758786B2 JP 62057182 A JP62057182 A JP 62057182A JP 5718287 A JP5718287 A JP 5718287A JP H0758786 B2 JPH0758786 B2 JP H0758786B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に、エンハンスメント型
電界効果トランジスタの過電圧保護をモノリシック上で
実現する半導体装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device that realizes overvoltage protection of an enhancement type field effect transistor in a monolithic manner.
従来の半導体装置における過電圧保護回路を第4図に示
す。第4図において、1はスイッチング素子、2はダイ
オード、3は抵抗、4は容量、5,6は主端子である。FIG. 4 shows an overvoltage protection circuit in a conventional semiconductor device. In FIG. 4, 1 is a switching element, 2 is a diode, 3 is a resistor, 4 is a capacitor, and 5 and 6 are main terminals.
この過電圧保護回路は、過電圧の主成分が高周波成分で
あることを利用して過電圧を吸収するもので、スナバと
呼ばれるものであり、抵抗3と容量4の直列接続による
高域通過フィルタと過電圧吸収の高速化のためのダイオ
ード2とから成る。This overvoltage protection circuit absorbs the overvoltage by utilizing the fact that the main component of the overvoltage is a high-frequency component, and is called a snubber. It is a high-pass filter and a overvoltage absorption by a series connection of a resistor 3 and a capacitor 4. And a diode 2 for speeding up the process.
次に、動作について説明する。スイッチング素子1の主
端子5,6は、ダイオード2および容量4によって、電圧
上昇について交流的に結合されており、過電圧の高周波
成分に対して短絡的になっている。このため、過電圧
は、容量4の充電によって吸収される。吸収された過電
圧のエネルギーは、過電圧のピーク通過後に抵抗3を介
して徐々に放電される。抵抗3は、スイッチング動作自
体を吸収してしまわないようにするためである。Next, the operation will be described. The main terminals 5 and 6 of the switching element 1 are AC-coupled with respect to the voltage rise by the diode 2 and the capacitor 4, and are short-circuited to the high frequency component of the overvoltage. Therefore, the overvoltage is absorbed by the charging of the capacitor 4. The absorbed energy of the overvoltage is gradually discharged through the resistor 3 after passing the peak of the overvoltage. The resistor 3 is for preventing the switching operation itself from being absorbed.
上記のように構成された従来の過電圧保護回路は、スイ
ッチングの度に容量4に対してダイオード2や抵抗3を
通して充放電する。このため、ダイオード2,抵抗3共に
大きな電力損失を生じる。また、サージ吸収量を大きく
とるためには大きな容量が必要である。しかし、サージ
吸収量の増加はスイッチング速度を遅らせるため限界が
あり、スイッチング周波数に対してパルス幅の比較的長
い過電圧に対応できない。このため、高速スイッチング
を特徴とする電界効果トランジスタでは、特に周波数の
高いサージでないと吸収できないという問題があった。The conventional overvoltage protection circuit configured as described above charges and discharges the capacitor 4 through the diode 2 and the resistor 3 each time switching is performed. Therefore, a large power loss occurs in both the diode 2 and the resistor 3. In addition, a large capacity is required to increase the surge absorption amount. However, the increase in the amount of surge absorption slows the switching speed and thus has a limit, and cannot cope with an overvoltage having a relatively long pulse width with respect to the switching frequency. Therefore, there is a problem that the field-effect transistor characterized by high-speed switching cannot be absorbed unless the surge has a particularly high frequency.
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、エンハンスメント型電界効果ト
ランジスタセルを有する半導体装置において、スイッチ
ングに対し比較的パルス幅の長い過電圧をモノリシック
上で吸収できる過電圧保護回路を得ることにある。The present invention has been made in view of the above circumstances, and an object thereof is to absorb an overvoltage having a relatively long pulse width for switching in a semiconductor device having an enhancement-type field effect transistor cell in a monolithic manner. To obtain a possible overvoltage protection circuit.
このような目的を達成するために本発明は、同一基板上
に形成されたエンハンスメント型電界効果トランジスタ
セルのうちの一部のトランジスタセルのゲートを独立さ
せ、このゲートが独立した一部のトランジスタセルのド
レイン・ソースに並列に接続した直列分圧抵抗の分圧点
を独立したゲートに接続し、その一部のトランジスタセ
ルとこのドレイン・ソースに並列に接続された容量とに
より、ドレイン・ソース間にかかる過電圧を吸収するよ
うにしたものである。In order to achieve such an object, the present invention makes the gates of some of the enhancement type field effect transistor cells formed on the same substrate independent of each other, and makes some gates of the transistor cells independent of each other. The voltage dividing point of the series voltage dividing resistor connected in parallel to the drain-source of is connected to the independent gate, and by some of the transistor cells and the capacitance connected in parallel to this drain-source, It is designed to absorb the overvoltage applied to the.
本発明による半導体装置は、過電圧吸収時以外の電力損
失が極めて小さく、比較的長いパルス幅の過電圧にも対
応できる。The semiconductor device according to the present invention has extremely small power loss other than when overvoltage is absorbed, and can cope with overvoltage having a relatively long pulse width.
まず、本発明の概要について説明する。本発明による半
導体装置の過電圧保護回路は、エンハンスメント型電界
効果トランジスタセルのうちの一部トランジスタセルに
対して過電圧時に低インピーダンスとなるような性質を
持たせたもので、主端子間のスイッチング動作を行なう
主トランジスタセルと同一基板上のトランジスタセルに
よって構成されるため構造が簡単であり、過電圧時に低
インピーダンスが保たれるためスイッチング周波数に対
して比較的長いパルス幅を持つ過電圧にも対応できる。
上記過電圧保護用のエンハンスメント型電界効果トラン
ジスタは、スイッチング素子のトランジスタセルの一部
のゲートを独立させるだけで得ることができる。First, the outline of the present invention will be described. The overvoltage protection circuit for a semiconductor device according to the present invention has a property that some of the enhancement-type field effect transistor cells have a low impedance at the time of overvoltage. The structure is simple because it is composed of the transistor cells on the same substrate as the main transistor cell to be performed, and the low impedance is maintained at the time of overvoltage, so that it is possible to cope with overvoltage having a relatively long pulse width with respect to the switching frequency.
The enhancement-type field effect transistor for overvoltage protection can be obtained only by making some gates of the transistor cells of the switching element independent.
本発明に係わる半導体装置の過電圧保護回路の一実施例
を第1図に示す。第4図はnチャネルエンハンスメント
型MOS電界効果トランジスタの場合を示す。第1図にお
いて、5はドレイン端子としての主端子、6はソース端
子としての主端子、7は主トランジスタ、7aは主トラン
ジスタ7のゲートに接続されたゲート端子、8はゲート
が独立した過電圧保護用トランジスタ、8aは過電圧保護
用トランジスタのゲートに接続されたゲート端子、9は
各トランジスタ7,8のドレイン・ソース間合成容量、10,
11は分圧抵抗、Nは分圧点である。An embodiment of an overvoltage protection circuit for a semiconductor device according to the present invention is shown in FIG. FIG. 4 shows the case of an n-channel enhancement type MOS field effect transistor. In FIG. 1, 5 is a main terminal as a drain terminal, 6 is a main terminal as a source terminal, 7 is a main transistor, 7a is a gate terminal connected to the gate of the main transistor 7, and 8 is an overvoltage protection with an independent gate. Transistor, 8a is the gate terminal connected to the gate of the overvoltage protection transistor, 9 is the combined capacitance between the drain and source of each transistor 7,8,
11 is a voltage dividing resistance, and N is a voltage dividing point.
次に、上記構成の過電圧保護回路の動作について説明す
る。過電圧保護用トランジスタ8は、ゲート端子8aがソ
ース端子6に対して或る値以上の正の電位を持つときド
レイン端子5とソース端子6との間が導通する(このよ
うな正の電位を以下「導通電位」という)。Next, the operation of the overvoltage protection circuit configured as described above will be described. The overvoltage protection transistor 8 is electrically connected between the drain terminal 5 and the source terminal 6 when the gate terminal 8a has a positive potential higher than a certain value with respect to the source terminal 6. "Conduction potential").
ドレイン端子5・ソース端子6間に電圧をかけ、これを
大きくしていくと、抵抗10,11によって分圧されたゲー
ト端子8a・ソース端子6間の電圧が上昇する。このゲー
ト端子8a・ソース端子6間の電圧が導通電位になると、
ドレイン端子5・ソース端子6間が導通し、この間に電
流を流すことによってドレイン端子5・ソース端子6間
の電圧を下げようとする。When a voltage is applied between the drain terminal 5 and the source terminal 6 and is increased, the voltage between the gate terminal 8a and the source terminal 6 divided by the resistors 10 and 11 rises. When the voltage between the gate terminal 8a and the source terminal 6 becomes the conduction potential,
The drain terminal 5 and the source terminal 6 are electrically connected to each other, and an electric current is caused to flow between them to reduce the voltage between the drain terminal 5 and the source terminal 6.
ドレイン端子5・ソース端子6間の電圧が制限電圧以下
になると、分圧抵抗10,11によってゲート端子8a・ソー
ス端子6間の電圧も降下し、ドレイン端子5・ソース端
子6間の電圧は上方制限を受ける。エンハンスメント型
MOS電界効果トランジスタである過電圧保護用トランジ
スタ8のオン・オフ動作の速度には限界があるが、これ
が問題となるような高速な過電圧すなわち高周波成分の
過電圧の場合は、トランジスタ全体のもつ容量9によっ
てドレイン端子5・ソース端子6間は常に高周波短絡と
なるため、十分に吸収される。When the voltage between the drain terminal 5 and the source terminal 6 becomes lower than the limit voltage, the voltage between the gate terminal 8a and the source terminal 6 also drops due to the voltage dividing resistors 10 and 11, and the voltage between the drain terminal 5 and the source terminal 6 rises. Be restricted. Enhancement type
There is a limit to the on / off operation speed of the overvoltage protection transistor 8 that is a MOS field effect transistor. However, in the case of a high-speed overvoltage that causes a problem, that is, a high-frequency component overvoltage, the capacitance 9 of the entire transistor causes The drain terminal 5 and the source terminal 6 are always short-circuited at a high frequency, so that they are sufficiently absorbed.
第2図は、上記過電圧保護回路が構成された半導体装置
を示す説明図である。第2図に示す半導体装置において
は、多数のnチャネルエンハンスメント型電界効果トラ
ンジスタセルがスイッチング素子として形成されてお
り、これらのうちゲートが独立した一部のトランジスタ
セルを過電圧保護用トランジスタセルとして使用するも
のである。第2図において、12は基板、13は絶縁体であ
り、第1図と同一部分又は相当部分には同一符号が付し
てある。FIG. 2 is an explanatory diagram showing a semiconductor device having the above-mentioned overvoltage protection circuit. In the semiconductor device shown in FIG. 2, a large number of n-channel enhancement type field effect transistor cells are formed as switching elements, and some of these transistor cells having independent gates are used as overvoltage protection transistor cells. It is a thing. In FIG. 2, reference numeral 12 is a substrate and 13 is an insulator, and the same or corresponding portions as those in FIG. 1 are designated by the same reference numerals.
第1図,第2図はnチャネルエンハンスメント型MOS電
界効果トランジスタを用いた場合を示したが、本発明は
これに限らず、第3図に示すようなpチャネルエンハン
スメント型MOS電界効果トランジスタに対しても同様に
適用できるものである。Although FIG. 1 and FIG. 2 show the case where the n-channel enhancement type MOS field effect transistor is used, the present invention is not limited to this, and a p-channel enhancement type MOS field effect transistor as shown in FIG. 3 is used. However, the same can be applied.
以上説明したように本発明は、同一基板上に形成された
エンハンスメント型電界効果トランジスタセルのうちの
一部のトランジスタセルのゲートを独立させ、上記一部
のトランジスタセルのドレイン・ソースに並列に接続し
た直列分圧抵抗の分圧点を上記独立したゲートに接続
し、その一部のトランジスタセルとこのドレイン・ソー
スに並列に接続された容量とで、ドレイン・ソース間に
かかる過電圧を吸収することにより、過電圧吸収時以外
は過電圧保護用トランジスタは完全にオフとなるので、
過電圧吸収時以外はきわめて小さな電力消費となる効果
がある。As described above, according to the present invention, the gates of some of the enhancement-type field effect transistor cells formed on the same substrate are made independent, and are connected in parallel to the drain / source of the some transistor cells. By connecting the voltage dividing point of the series voltage dividing resistor to the above independent gate, some of the transistor cells and the capacitance connected in parallel to the drain and source absorb the overvoltage applied between the drain and source. As a result, the overvoltage protection transistor is completely turned off except when overvoltage is absorbed.
There is an effect that power consumption is extremely small except when overvoltage is absorbed.
また、周波数によるフィルタ動作と異なり、純粋に電圧
によって電流を流すため、スイッチング周波数に対して
比較的長いパルス幅の過電圧にも対応でき、電界効果ト
ランジスタの特徴である高周波動作時にも十分に過電圧
を吸収できる効果がある。Also, unlike the filter operation based on the frequency, since the current flows purely by voltage, it is possible to cope with the overvoltage having a relatively long pulse width with respect to the switching frequency, and the overvoltage can be sufficiently applied even during the high frequency operation which is a characteristic of the field effect transistor. It has the effect of being absorbed.
第1図は本発明に係わる半導体装置の過電圧保護回路の
一実施例を示す回路図、第2図は第1図の過電圧保護回
路を有しnチャネルエンハンスメント型電界効果トラン
ジスタセルから成る半導体装置の説明図、第3図は第1
図の過電圧保護回路を有しpチャネルエンハンスメント
型電界効果トランジスタセルから成る半導体装置の説明
図、第4図は従来の半導体装置における過電圧保護回路
を示す回路図である。 5……ドレイン端子、6……ソース端子、7……主トラ
ンジスタ、7a,8a……ゲート端子、8……過電圧保護用
トランジスタ、9……容量、10,11……分圧抵抗、N…
…分圧点。FIG. 1 is a circuit diagram showing an embodiment of an overvoltage protection circuit for a semiconductor device according to the present invention, and FIG. 2 is a semiconductor device having an n-channel enhancement type field effect transistor cell having the overvoltage protection circuit of FIG. Explanatory drawing, FIG. 3 shows the first
FIG. 4 is an explanatory view of a semiconductor device having a p-channel enhancement type field effect transistor cell having an overvoltage protection circuit shown in FIG. 4, and FIG. 4 is a circuit diagram showing an overvoltage protection circuit in a conventional semiconductor device. 5 ... Drain terminal, 6 ... Source terminal, 7 ... Main transistor, 7a, 8a ... Gate terminal, 8 ... Overvoltage protection transistor, 9 ... Capacitance, 10, 11 ... Voltage dividing resistor, N ...
… Partial pressure point.
Claims (1)
型電界効果トランジスタセルのうちの一部のトランジス
タセルのゲートを独立させ、前記一部のトランジスタセ
ルのドレイン・ソースに並列に接続した直列分圧抵抗の
分圧点を前記一部のトランジスタセルのゲートに接続
し、前記一部のトランジスタセルとこのドレイン・ソー
スに並列に接続された容量とにより、ドレイン・ソース
間にかかる過電圧を吸収することを特徴とする半導体装
置。1. A series voltage divider in which the gates of some of the enhancement-type field effect transistor cells formed on the same substrate are made independent and are connected in parallel to the drain / source of the some transistor cells. A voltage dividing point of the resistance is connected to the gate of the part of the transistor cell, and the part of the transistor cell and the capacitance connected in parallel to the drain and the source absorb the overvoltage applied between the drain and the source. A semiconductor device characterized by:
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057182A JPH0758786B2 (en) | 1987-03-11 | 1987-03-11 | Semiconductor device |
| DE3806766A DE3806766A1 (en) | 1987-03-11 | 1988-03-02 | Semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057182A JPH0758786B2 (en) | 1987-03-11 | 1987-03-11 | Semiconductor device |
Publications (2)
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| JPH0758786B2 true JPH0758786B2 (en) | 1995-06-21 |
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ID=13048364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62057182A Expired - Lifetime JPH0758786B2 (en) | 1987-03-11 | 1987-03-11 | Semiconductor device |
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Families Citing this family (3)
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Family Cites Families (1)
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|---|---|---|---|---|
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-
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- 1987-03-11 JP JP62057182A patent/JPH0758786B2/en not_active Expired - Lifetime
-
1988
- 1988-03-02 DE DE3806766A patent/DE3806766A1/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63222459A (en) | 1988-09-16 |
| DE3806766A1 (en) | 1988-09-22 |
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