JPH0758794B2 - Method of manufacturing thin film transistor - Google Patents
Method of manufacturing thin film transistorInfo
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- Weting (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に係わり、特に電極配線の酸化膜ステップカバー
リッジ（Step coverage）を改善し、ゲート電極とソー
ス・ドレイン電極間の短絡を防止するための薄膜トラン
ジスタの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor, and more particularly to improving an oxide film step coverage of an electrode wiring and preventing a short circuit between a gate electrode and a source / drain electrode. The present invention relates to a method of manufacturing a thin film transistor.
【０００２】[0002]
【従来の技術】一般に、アクティブマトリックス液晶表
示装置のスイッチング素子として低電圧駆動、低消費電
力、軽量薄型及び高画質を実現することができる長所の
ため用いられている薄膜トランジスタは図１に示すよう
に形成されている。これを簡単に説明すると次の通りで
ある。2. Description of the Related Art Generally, a thin film transistor, which is used as a switching element of an active matrix liquid crystal display device, because of its advantages such as low voltage driving, low power consumption, light weight and thinness, and high image quality is shown in FIG. Has been formed. This will be briefly described as follows.
【０００３】すなわち、従来の技術による薄膜トランジ
スタは、ガラス基板１０上にゲート電極１２が形成され
ており、その上にゲート絶縁層１３，１４，半導体層１
５，オーミック層１６が順に積層された構造で形成さ
れ、ソース電極１７及びドレイン電極１８が前記したオ
ーミック層１６を通じて半導体層１５に接続されるとと
もに半導体層１５の下面には前記したゲート絶縁層１４
が接触されており、透明導電膜である画素電極１９がド
レイン電極１８の端部に接触された状態でゲート絶縁層
１４上に形成されている。That is, a conventional thin film transistor has a gate electrode 12 formed on a glass substrate 10, on which gate insulating layers 13 and 14 and a semiconductor layer 1 are formed.
5, the ohmic layer 16 is sequentially stacked, the source electrode 17 and the drain electrode 18 are connected to the semiconductor layer 15 through the ohmic layer 16, and the gate insulating layer 14 is formed on the lower surface of the semiconductor layer 15.
Are formed on the gate insulating layer 14 in a state where the pixel electrode 19 which is a transparent conductive film is in contact with the end portion of the drain electrode 18.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、前記の
ような薄膜トランジスタの製造工程の中において、一般
的な蒸着やスパッタリングで設けた薄膜のステップカバ
ーリッジは集積回路技術においてよく接する重要な問題
点である。階段の幾何学的な様子は、コーティングされ
る原子流束（atom flux）の各分布に影響を与えて基板
に蒸着された薄膜の厚さが変るとか切れて急激に不連続
になるシャドウー現象をもたらす。かかるシャドウー現
象により薄膜の不連続性及び不均一性が生じて、工程歩
留まり、素子の動作と素子の長期的な信頼度を低下させ
る原因になった。However, in the process of manufacturing a thin film transistor as described above, the step cover ridge of a thin film formed by general vapor deposition or sputtering is an important problem that is often contacted in integrated circuit technology. . The geometrical shape of the stairs affects the distribution of the atomic flux to be coated, and causes a shadow phenomenon that suddenly becomes discontinuous when the thickness of the thin film deposited on the substrate changes or breaks. Bring The shadow phenomenon causes discontinuity and non-uniformity of the thin film, which is a cause of lowering the process yield, the device operation, and the long-term reliability of the device.
【０００５】さらに、従来のゲート絶縁層は、製作され
た薄膜トランジスタをスイッチ素子として用いるとき、
ピンホールなどにより各電極間に電気的に短絡されると
いう問題もあった。Further, the conventional gate insulating layer has the following characteristics when the manufactured thin film transistor is used as a switch element.
There is also a problem that electrical shorts occur between the electrodes due to pinholes or the like.
【０００６】さらに、特開平２−８５８２６号などにお
いては、薄膜トランジスタの製造の際ゲート酸化膜を陽
極酸化法により形成するようにすることにより、緻密な
膜質を形成することができるようにしてヒロック現象及
び洩れ電流現象を防止するようにした。しかしながら、
このような技術もなお陽極酸化法による酸化膜形成方法
のみ提示しているばかりで、ゲート絶縁薄膜のステップ
カバーリッジは改善させないので、これによる問題点な
どは依然として残っている。Further, in Japanese Patent Application Laid-Open No. 2-85826, a gate oxide film is formed by an anodic oxidation method in manufacturing a thin film transistor, so that a dense film quality can be formed and a hillock phenomenon occurs. Also, the leakage current phenomenon is prevented. However,
Such a technique still only presents an oxide film forming method by the anodic oxidation method, and does not improve the step cover ridge of the gate insulating thin film, so that the problems due to this still remain.
【０００７】したがって、本発明は前記のような問題点
を解決しようと案出したものであって、本発明の目的は
ゲートのステップカバーリッジを改善してゲート電極と
ソース・ドレイン電極間の短絡を防止するための薄膜ト
ランジスタの製造方法を提供することである。Therefore, the present invention has been devised to solve the above problems, and an object of the present invention is to improve a step cover ridge of a gate to short-circuit between a gate electrode and a source / drain electrode. It is to provide a method for manufacturing a thin film transistor for preventing the above problem.
【０００８】[0008]
【課題を達成するための手段】前記目的を達成するため
本発明は、電極配線のためのＡｌ合金層を基板上に形成
する段階、前記の形成されたＡｌ合金層を第１次陽極酸
化させて所定厚さの陽極酸化層を形成する段階、所望す
る電極配線と同様なパターンのフォトレジストパターン
を前記陽極酸化層上に形成する段階、前記フォトレジス
トパターンをマスクとして前記陽極酸化層及びＡｌ合金
層を所定の深さまでエッチングする段階及び、前記フォ
トレジストパターンをマスクとして基板の表面にまで陽
極酸化層が形成されるまでＡｌ合金層を第２次陽極酸化
する段階で構成されることを特徴とする薄膜トランジス
タの製造方法を提供する。In order to achieve the above-mentioned object, the present invention comprises the steps of forming an Al alloy layer for electrode wiring on a substrate and subjecting the formed Al alloy layer to a primary anodic oxidation. To form an anodized layer having a predetermined thickness by using a photoresist pattern having the same pattern as a desired electrode wiring on the anodized layer, and using the photoresist pattern as a mask to form the anodized layer and the Al alloy. A step of etching the layer to a predetermined depth, and a step of secondarily anodizing the Al alloy layer using the photoresist pattern as a mask until the anodized layer is formed even on the surface of the substrate. A method for manufacturing a thin film transistor is provided.
【０００９】Ａｌ合金は、好ましくは、Ａｌ−Ｓｉ，Ａ
ｌ−Ｐｄ，Ａｌ−Ｎｉ，Ａｌ−ＧｅあるいはＡｌ−Ｗの
中から選択されるいずれか一つである。The Al alloy is preferably Al-Si, A.
It is any one selected from l-Pd, Al-Ni, Al-Ge, and Al-W.
【００１０】陽極酸化は、好ましくは、Ａ１合金層を陽
極、ステンレススチールあるいは白金Ｐｔ電極を陰極と
して行なう。The anodic oxidation is preferably carried out using the A1 alloy layer as the anode and the stainless steel or platinum Pt electrode as the cathode.
【００１１】陽極酸化の際、好ましくは、電流密度は
０．５〜５ｍＡ／ｃｍ2範囲にする。During anodization, the current density is preferably in the range of 0.5-5 mA / cm 2 .
【００１２】陽極酸化は、好ましくは、酒石酸アンモニ
ウム、酒石酸あるいはクエン酸のうちのいずれか一つ
の、０．０１〜０．５重量％水溶液で行なう。The anodic oxidation is preferably carried out with a 0.01 to 0.5% by weight aqueous solution of any one of ammonium tartrate, tartaric acid and citric acid.
【００１３】陽極酸化層及びＡｌ合金層のエッチング
は、好ましくは、三塩化ホウ素（ＢＣｌ3），四塩化シ
リコン（ＳｉＣｌ4），四塩化炭素（ＣＣｌ4），あるい
は三塩化リン（ＰＣｌ3）気体のうちの、いずれか一つ
を用いて乾式エッチングする。Etching of the anodized layer and the Al alloy layer is preferably performed with boron trichloride (BCl 3 ), silicon tetrachloride (SiCl 4 ), carbon tetrachloride (CCl 4 ), or phosphorus trichloride (PCl 3 ) gas. Dry etching using any one of the above.
【００１４】[0014]
【実施例】以下、本発明の好ましい実施例を図面を参照
して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described below with reference to the drawings.
【００１５】図２（ａ）ないし（ｆ）は、本発明の実施
例にしたがうＴＦＴのゲート配線及び酸化膜の製造工程
図である。FIGS. 2A to 2F are manufacturing process diagrams of a gate wiring and an oxide film of a TFT according to an embodiment of the present invention.
【００１６】図２（ａ）に示すように、ガラス基板２０
上に低抵抗金属であるＡｌ合金を蒸着し、Ａｌ合金層２
２を３０００オングストロームの厚さで形成する。この
とき、Ａｌ合金層２２としては、Ａｌ−Ｓｉ，Ａｌ−Ｐ
ｄ，Ａｌ−Ｎｉ，Ａｌ−Ｇｅ，Ａｌ−Ｗの中から選択さ
れる。As shown in FIG. 2A, the glass substrate 20
An Al alloy that is a low resistance metal is vapor-deposited on the Al alloy layer 2
2 is formed to a thickness of 3000 angstroms. At this time, as the Al alloy layer 22, Al-Si, Al-P
d, Al-Ni, Al-Ge, Al-W.
【００１７】その後、酒石酸アンモニウム、酒石酸（ta
rtaric acid）あるいはクエン酸の中、いずれか一つの
０．０１〜０．５重量％水溶液で電圧と電流とを適切に
制御しながら、陽極酸化工程を行なう。このとき、Ａｌ
合金の陽極酸化膜の特性を良いようにするため、電流密
度は０．５〜５ｍＡ／ｃｍ2であることが好ましく、電
圧は２００Ｖ以下であることが好ましい。Thereafter, ammonium tartrate, tartaric acid (ta
The anodic oxidation process is performed by appropriately controlling the voltage and current with any one of 0.01 to 0.5% by weight aqueous solution of rtaric acid) or citric acid. At this time, Al
In order to improve the characteristics of the anodic oxide film of the alloy, the current density is preferably 0.5 to 5 mA / cm 2 , and the voltage is preferably 200 V or less.
【００１８】形成されたＡｌ合金層２２を陽極とし、ス
テンレススチールあるいは白金Ｐｔ電極２５を陰極とし
て図３のように用意する。As shown in FIG. 3, the formed Al alloy layer 22 is used as an anode and the stainless steel or platinum Pt electrode 25 is used as a cathode.
【００１９】Ａｌ合金層の陽極酸化の際電圧１Ｖ当たり
Ａｌ合金層の厚さが約１０〜１１オングストロームずつ
酸化され、そうしてＡｌ2Ｏ3層の厚さは１３〜１４オン
グストロームずつ生成されるようになるので、最初のＡ
ｌ合金層の厚さ３０００オングストロームから電圧を８
０Ｖ程度加えてＡｌ合金層が２２００オングストローム
となり、Ａｌ2Ｏ3層２４が約１０００オングストローム
程度生成された（図２（ｂ）に示す）。During the anodic oxidation of the Al alloy layer, the thickness of the Al alloy layer is oxidized by about 10 to 11 angstroms per 1V of voltage, so that the thickness of the Al 2 O 3 layer is generated by 13 to 14 angstroms. Because it will be the first A
l Alloy layer thickness 3000 angstrom to voltage of 8
When about 0 V was applied, the Al alloy layer became 2200 angstroms, and the Al 2 O 3 layer 24 was generated at about 1000 angstroms (shown in FIG. 2B).
【００２０】このようにして生成されたＡｌ2Ｏ3層２４
の上に、図２（ｃ）に示すように、Ａｌ合金層をパター
ンニングするため所望する電極配線パターンを有するフ
ォトレジスト２８のパターンを形成する。The Al 2 O 3 layer 24 thus produced
2C, a pattern of the photoresist 28 having a desired electrode wiring pattern for patterning the Al alloy layer is formed thereon.
【００２１】その後、図２（ｄ）に示すように、ＢＣｌ
3，ＳｉＣｌ4，ＣＣｌ4，ＰＣｌ3の中の一つを用いてフ
ォトレジスト２８が形成されていないＡｌ2Ｏ3及びＡｌ
合金層の一部を乾式エッチングする。この乾式エッチン
グはエッチング率がエッチング時間に比例するため適切
に調整可能である。前記のような方式にて適切にＡｌ2
Ｏ3２４及びＡｌ合金層２２を約１６００オングストロ
ーム程度エッチングした後図３に示すように、再びＡｌ
合金全面を陽極酸化する。陽極酸化工程は前記のようで
ある。図２（ｄ）において、１６００オングストローム
厚さのＡｌ合金層２２に電圧を１６０Ｖ以上程度に加え
たが、フォトレジストパターンが形成されていない部分
のＡｌ合金が全部陽極酸化されて、図２（ｅ）に示すよ
うにテーパ型のＡｌ合金３０からなるゲート電極配線が
形成され、その上に新しいＡｌ2Ｏ3（酸化膜）層２６が
均一な厚さで形成された。Then, as shown in FIG. 2 (d), BCl
3 , SiCl 4 , CCl 4 , and PCl 3 are used to form Al 2 O 3 and Al in which the photoresist 28 is not formed.
Dry etching a part of the alloy layer. This dry etching can be properly adjusted because the etching rate is proportional to the etching time. Properly use Al 2 by the above method.
After etching the O 3 24 and the Al alloy layer 22 by about 1600 Å, as shown in FIG.
Anodize the entire alloy surface. The anodic oxidation process is as described above. In FIG. 2D, a voltage of about 160 V or more was applied to the Al alloy layer 22 having a thickness of 1600 angstroms, but the Al alloy in the portion where the photoresist pattern was not formed was anodized, resulting in that in FIG. ), A gate electrode wiring made of a tapered Al alloy 30 was formed, and a new Al 2 O 3 (oxide film) layer 26 was formed thereon with a uniform thickness.
【００２２】その後、フォトレジスト２８を除去する。
（図２（ｆ）参照）。After that, the photoresist 28 is removed.
(See FIG. 2 (f)).
【００２３】[0023]
【発明の効果】前記のように本発明によると、低抵抗ゲ
ート電極配線の材料であるＡｌ合金を陽極酸化して電極
配線を形成したため、電極配線の伝導度が高いばかりで
なく、Ａｌ合金層とその陽極酸化膜であるＡｌ2Ｏ3層の
間の接着性も非常にすぐれ、陽極酸化の後３５０℃程度
の高温工程処理過程においてもヒロックが発生しないよ
うになり、さらに、Ａｌ2Ｏ3層自体の特性上、ピンホー
ルも発生しないので金属配線間の短絡を防止してＴＦＴ
の信頼度を非常に向上させることができる。As described above, according to the present invention, since the Al alloy which is the material of the low resistance gate electrode wiring is anodized to form the electrode wiring, not only the conductivity of the electrode wiring is high, but also the Al alloy layer is formed. and its anodized film in the Al 2 O 3 layer adhesion is also very good between which, even now hillock does not occur in a high-temperature process process of about 350 ° C. after the anodic oxidation, and further, Al 2 O 3 Due to the characteristics of the layer itself, pinholes do not occur, preventing short circuits between metal wires
The reliability of can be greatly improved.
【００２４】第１次陽極酸化による陽極酸化層（Ａｌ2
Ｏ3層）及びＡｌ合金層のエッチングの際そのエッチン
グ程度を調節することにより、その後のＡｌ合金層の第
２次陽極酸化工程において、Ａｌ合金層をテーパ型に形
成することが可能になり、したがって、ステップカバー
リッジが非常に向上されて製造歩留まり及び信頼度を向
上させることができる。Anodized layer (Al 2
By adjusting the degree of etching during the etching of the O 3 layer) and the Al alloy layer, it becomes possible to form the Al alloy layer in a taper shape in the subsequent secondary anodic oxidation process of the Al alloy layer, Therefore, the step cover ridge can be greatly improved to improve the manufacturing yield and reliability.
【図１】従来の薄膜トランジスタの断面図FIG. 1 is a cross-sectional view of a conventional thin film transistor.
【図２】（ａ）ないし（ｆ）は本発明の実施例にしたが
う薄膜トランジスタのゲート及びゲート酸化膜の製造工
程断面図2A to 2F are cross-sectional views of manufacturing steps of a gate and a gate oxide film of a thin film transistor according to an embodiment of the present invention.
【図３】本発明の実施例にしたがう陽極酸化工程の概略
図FIG. 3 is a schematic diagram of an anodizing process according to an embodiment of the present invention.
２０…ガラス基板 ２２…Ａｌ合金層 ２８…フォトレジスト 20 ... Glass substrate 22 ... Al alloy layer 28 ... Photoresist
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/40 Ａ 7376−4Ｍ 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｙ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 29/40 A 7376-4M 9056-4M H01L 29/78 311 Y
Claims (6)
板上に形成する段階、 前記の形成されたアルミニウム合金層を第１次陽極酸化
させて所定厚さの陽極酸化層を形成する段階、 所望する電極配線と同様なパターンのフォトレジストパ
ターンを前記陽極酸化層上に形成する段階、 前記フォトレジストパターンをマスクとして前記陽極酸
化層及びアルミニウム合金層を所定の深さまでエッチン
グする段階及び、 前記フォトレジストパターンをマスクとして基板の表面
にまで陽極酸化層が形成されるまでアルミニウム合金層
を第２次陽極酸化する段階で構成されることを特徴とす
る薄膜トランジスタの製造方法。1. A step of forming an aluminum alloy layer for electrode wiring on a substrate, a step of first anodizing the formed aluminum alloy layer to form an anodized layer having a predetermined thickness, Forming a photoresist pattern having the same pattern as the electrode wiring on the anodized layer, etching the anodized layer and the aluminum alloy layer to a predetermined depth using the photoresist pattern as a mask, and the photoresist A method of manufacturing a thin film transistor, which comprises a step of performing a secondary anodic oxidation of an aluminum alloy layer until an anodic oxide layer is formed even on the surface of a substrate using a pattern as a mask.
Ｐｄ，Ａｌ−Ｎｉ，Ａｌ−ＧｅあるいはＡｌ−Ｗの中か
ら選択されるいずれか一つであることを特徴とする請求
項１記載の薄膜トランジスタの製造方法。2. An aluminum alloy is Al-Si, Al-
2. The method of manufacturing a thin film transistor according to claim 1, wherein the method is any one selected from Pd, Al-Ni, Al-Ge and Al-W.
極、ステンレススチールあるいは白金Ｐｔ電極を陰極と
して行なうことを特徴とする請求項１記載の薄膜トラン
ジスタの製造方法。3. The method of manufacturing a thin film transistor according to claim 1, wherein the anodization is performed by using an aluminum alloy layer as an anode and a stainless steel or platinum Pt electrode as a cathode.
ｍＡ／ｃｍ2範囲であることを特徴とする請求項３記載
の薄膜トランジスタの製造方法。4. The current density during the anodization is 0.5-5.
The method of manufacturing a thin film transistor according to claim 3, wherein the range is mA / cm 2 .
石酸あるいはクエン酸のいずれか一つの、０．０１〜
０．５重量％水溶液で行なうことを特徴とする請求項３
記載の薄膜トランジスタの製造方法。5. The anodic oxidation is performed by adding 0.01 to 0.01 parts of ammonium tartrate, tartaric acid or citric acid.
The method according to claim 3, wherein the treatment is performed with a 0.5 wt% aqueous solution.
A method for manufacturing the thin film transistor described.
を、三塩化ホウ素（ＢＣｌ3），四塩化シリコン（Ｓｉ
Ｃｌ4），四塩化炭素（ＣＣｌ4），あるいは三塩化リン
（ＰＣｌ3）気体のうちの、いずれか一つを用いて乾式
エッチングすることを特徴とする請求項１記載の薄膜ト
ランジスタの製造方法。6. The anodic oxide layer and the aluminum alloy layer are formed of boron trichloride (BCl 3 ) and silicon tetrachloride (Si).
2. The method of manufacturing a thin film transistor according to claim 1, wherein dry etching is performed using any one of Cl 4 ), carbon tetrachloride (CCl 4 ), and phosphorus trichloride (PCl 3 ) gas.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991P9886 | 1991-06-14 | ||
| KR1019910009886A KR940006703B1 (en) | 1991-06-14 | 1991-06-14 | Manufacturing Method of Thin Film Transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216387A JPH06216387A (en) | 1994-08-05 |
| JPH0758794B2 true JPH0758794B2 (en) | 1995-06-21 |
Family
ID=19315825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4040564A Expired - Lifetime JPH0758794B2 (en) | 1991-06-14 | 1992-01-31 | Method of manufacturing thin film transistor |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0758794B2 (en) |
| KR (1) | KR940006703B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157755A (en) * | 2005-11-30 | 2007-06-21 | Kobe Steel Ltd | Method for forming wiring film |
-
1991
- 1991-06-14 KR KR1019910009886A patent/KR940006703B1/en not_active Expired - Fee Related
-
1992
- 1992-01-31 JP JP4040564A patent/JPH0758794B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06216387A (en) | 1994-08-05 |
| KR930001486A (en) | 1993-01-16 |
| KR940006703B1 (en) | 1994-07-25 |
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