JPH0758907B2 - オフセツト自動補正ａ／ｄ変換回路 - Google Patents
オフセツト自動補正ａ／ｄ変換回路Info
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- JPH0758907B2 JPH0758907B2 JP61132205A JP13220586A JPH0758907B2 JP H0758907 B2 JPH0758907 B2 JP H0758907B2 JP 61132205 A JP61132205 A JP 61132205A JP 13220586 A JP13220586 A JP 13220586A JP H0758907 B2 JPH0758907 B2 JP H0758907B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
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-
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はオフセットエラーを自動補正する双極性（バイ
ポーラ）A/D変換回路に関する。
ポーラ）A/D変換回路に関する。
出力ディジタル値の特定コードを除いてその上下の出力
コードの生起確率が等しくなるように、補正電圧をディ
ザ信号と共に入力アナログ電圧に加算して、特定コード
と対応のアナログ電圧の特定レベルとの間のオフセット
エラーが無くなるようにしたA/D変換回路である。
コードの生起確率が等しくなるように、補正電圧をディ
ザ信号と共に入力アナログ電圧に加算して、特定コード
と対応のアナログ電圧の特定レベルとの間のオフセット
エラーが無くなるようにしたA/D変換回路である。
バイポーラ形（双極性）A/D変換器では、理論上は原点
対称の入出力特性を持っているが、実際にはディジタル
出力が零値〔０…………０〕であるときの入力アナログ
電圧が0Vとならない所謂オフセットエラーを有してい
る。このオフセットエラーを零にするために従来では、
オフセットバイナリや２′ｓコンプリメント等の２進符
号のMSBつまり符号ビットの０、１を積分してDC分を入
力アナログ電圧に帰還し、平均的にオフセットエラーが
零になるようにしていた。
対称の入出力特性を持っているが、実際にはディジタル
出力が零値〔０…………０〕であるときの入力アナログ
電圧が0Vとならない所謂オフセットエラーを有してい
る。このオフセットエラーを零にするために従来では、
オフセットバイナリや２′ｓコンプリメント等の２進符
号のMSBつまり符号ビットの０、１を積分してDC分を入
力アナログ電圧に帰還し、平均的にオフセットエラーが
零になるようにしていた。
上述の方法は、変換器内のコンパレータや基準電圧値の
オフセットに起因するオフセットエラーを零に近ずける
には有効である。しかし量子化ステップ巾に対応して生
じる1/2LSBのオフセットエラーを完全に零に追込むのは
困難である。即ち、第８図Ａの入出力グラムに示すよう
に、入力電圧と出力の量子化レベルとの対応が点線のよ
うに原点対称に設定されていても、実際の特性は実線の
ように＋1/2LSB相当分だけ原点からオフセットしてい
る。この場合、入力電圧が0Vのときの出力データは第８
図Ｂのように０と−1LSBとが交互に生じる。
オフセットに起因するオフセットエラーを零に近ずける
には有効である。しかし量子化ステップ巾に対応して生
じる1/2LSBのオフセットエラーを完全に零に追込むのは
困難である。即ち、第８図Ａの入出力グラムに示すよう
に、入力電圧と出力の量子化レベルとの対応が点線のよ
うに原点対称に設定されていても、実際の特性は実線の
ように＋1/2LSB相当分だけ原点からオフセットしてい
る。この場合、入力電圧が0Vのときの出力データは第８
図Ｂのように０と−1LSBとが交互に生じる。
つまりオフセットバイナリ、２′ｓコンプリメント等の
コードでは、値零のコードでも、符号ビットMSBが正又
は負になり、第８図（Ｂ）のように零値と負の1LSB（又
は正の1LSB）との生起確率が等しくなるようにDC帰還を
行うことになり、1/2LSB相当のオフセットエラーが残
る。
コードでは、値零のコードでも、符号ビットMSBが正又
は負になり、第８図（Ｂ）のように零値と負の1LSB（又
は正の1LSB）との生起確率が等しくなるようにDC帰還を
行うことになり、1/2LSB相当のオフセットエラーが残
る。
本発明はこの問題にかんがみ、オフセットエラーを完全
に除去することを目的とする。
に除去することを目的とする。
第１図は本発明のA/D変換回路のブロック図図で、入力
アナログ電圧を加算器１を介してA/D変換器２に供給し
て出力ディジタル値に変換するようにし、帰還回路３か
らオフセット補正電圧を加算器１に帰還する構成であ
る。アナログ電圧に所定レベル範囲を越える残留ノイズ
が含まれていない場合に、入力アナログ電圧にノイズを
重畳するためにディザ信号発生回路４から加算器１にデ
ィザ信号を供給する。
アナログ電圧を加算器１を介してA/D変換器２に供給し
て出力ディジタル値に変換するようにし、帰還回路３か
らオフセット補正電圧を加算器１に帰還する構成であ
る。アナログ電圧に所定レベル範囲を越える残留ノイズ
が含まれていない場合に、入力アナログ電圧にノイズを
重畳するためにディザ信号発生回路４から加算器１にデ
ィザ信号を供給する。
帰還回路３は、出力ディジタル値に基づき、その出力デ
ィジタル値の中の特定の出力コードを除いた上下のコー
ドの生起確率が等しくなるように補正電圧を加算器１に
供給する。
ィジタル値の中の特定の出力コードを除いた上下のコー
ドの生起確率が等しくなるように補正電圧を加算器１に
供給する。
これによって、入力アナログ電圧の特定レベルと、その
特定レベルに対応する出力ディジタル値の上記特定コー
ドとの間のオフセットエラーが補正される。
特定レベルに対応する出力ディジタル値の上記特定コー
ドとの間のオフセットエラーが補正される。
A/D変換器２の出力コードとして通常良く使用されてい
るオフセットバイナリ、２′ｓコンプリメント（或いは
これらの組合せ形）は、値零のコードを１個持っている
従って第２図（Ａ）の入出力グラフに示すように、オフ
セット補正に関しては零値コードに対応する入力範囲
（斜線部）が不感帯になる。帰還回路３はこの不感帯の
両側の正及び負のコードの生起確率が等しくなるように
入力のDC分を調整する。従って入力レベルが完全に零の
とき、正及び負の出力コードが発生しないので、変換特
性Ｓ（点線）の原点位置は不感帯に対応する量子化ステ
ップの範囲内（±1/2LSB）で定まらないことになる。
るオフセットバイナリ、２′ｓコンプリメント（或いは
これらの組合せ形）は、値零のコードを１個持っている
従って第２図（Ａ）の入出力グラフに示すように、オフ
セット補正に関しては零値コードに対応する入力範囲
（斜線部）が不感帯になる。帰還回路３はこの不感帯の
両側の正及び負のコードの生起確率が等しくなるように
入力のDC分を調整する。従って入力レベルが完全に零の
とき、正及び負の出力コードが発生しないので、変換特
性Ｓ（点線）の原点位置は不感帯に対応する量子化ステ
ップの範囲内（±1/2LSB）で定まらないことになる。
不感帯を越える振巾の残留ノイズａが入力零のとき含ま
れていれば、零値以外のコード（＋1LSB、−1LSB）のコ
ードが定常的に発生する。帰還回路３はこれらの零値以
外のコードが均等に生起されるように動作するので、第
２図（Ａ）のように変換特性Ｓの原点が入力電圧の零レ
ベルと合致した状態（オフセットエラー零）で系が安定
する。このときディジタル出力値は第２図（Ｂ）のよう
に、＋1LSB、０、−1LSBが交互に生じるパターンとなっ
ている。＋1LSB＝１と−1LSB＝−１との長期平均は零
で、もし一対の値が増加すると、それを補正するような
DC分が帰還回路３から加算器１に与えられる。
れていれば、零値以外のコード（＋1LSB、−1LSB）のコ
ードが定常的に発生する。帰還回路３はこれらの零値以
外のコードが均等に生起されるように動作するので、第
２図（Ａ）のように変換特性Ｓの原点が入力電圧の零レ
ベルと合致した状態（オフセットエラー零）で系が安定
する。このときディジタル出力値は第２図（Ｂ）のよう
に、＋1LSB、０、−1LSBが交互に生じるパターンとなっ
ている。＋1LSB＝１と−1LSB＝−１との長期平均は零
で、もし一対の値が増加すると、それを補正するような
DC分が帰還回路３から加算器１に与えられる。
入力アナログ信号に含まれる残留ノイズａが±1/2LSB以
下の場合には、第２図（Ａ）のｂに示すような例えばガ
ウス分布のデイザノイズをデイザ発生部３から与えれば
よい。
下の場合には、第２図（Ａ）のｂに示すような例えばガ
ウス分布のデイザノイズをデイザ発生部３から与えれば
よい。
第３図は第１図の帰還回路３の一実施例を示し、帰還特
性に不感帯がある場合である。A/D変換器２の出力コー
ドとして例えば２′ｓコンプリメントを考える。そのMS
B（符号ビット）をインバータ６、抵抗７、スイッチ８
を介してオペアンプ９、帰還コンデンサ10から成る積分
器11に与える。積分出力はオペアンプ９の＋入力の基準
電圧Ｅとの誤差出力の形で第１図の加算器１にDCバイア
スとして供給される。
性に不感帯がある場合である。A/D変換器２の出力コー
ドとして例えば２′ｓコンプリメントを考える。そのMS
B（符号ビット）をインバータ６、抵抗７、スイッチ８
を介してオペアンプ９、帰還コンデンサ10から成る積分
器11に与える。積分出力はオペアンプ９の＋入力の基準
電圧Ｅとの誤差出力の形で第１図の加算器１にDCバイア
スとして供給される。
入力電圧が零のとき、MSBの“0"（正）と“1"（負）の
生起確率が等しければ、積分値はほぼ電源電圧の1/2で
基準電圧Ｅと等しく、従って誤差出力は零である。この
とき入力の零レベルと出力コードの零値とが一致し、オ
フセットエラーは無い。零えばMSB＝“0"（正）が増加
すると、誤差出力が低下してA/D変換器２への入力電圧
が下げられ、MSB＝“1"（負）が増えるようにループ制
御が行われる。
生起確率が等しければ、積分値はほぼ電源電圧の1/2で
基準電圧Ｅと等しく、従って誤差出力は零である。この
とき入力の零レベルと出力コードの零値とが一致し、オ
フセットエラーは無い。零えばMSB＝“0"（正）が増加
すると、誤差出力が低下してA/D変換器２への入力電圧
が下げられ、MSB＝“1"（負）が増えるようにループ制
御が行われる。
A/D変換器２のMSB以外の出力コードをNORゲート12に与
えて、出力コードのオール零を検出する。オール零のと
きNORゲート12の出力が“1"となり、このときスイッチ
８が開かれる。つまり出力コードがオール零のとき、そ
のMSB（“0"）は積分入力とならない。従って第２図
（Ａ）のように±1/2LSB相当の不感帯が生じる。
えて、出力コードのオール零を検出する。オール零のと
きNORゲート12の出力が“1"となり、このときスイッチ
８が開かれる。つまり出力コードがオール零のとき、そ
のMSB（“0"）は積分入力とならない。従って第２図
（Ａ）のように±1/2LSB相当の不感帯が生じる。
入力電圧が実質零でも、この増感帯を越えるノイズが含
まれていれば、スイッチ８が開放状態に固定されること
は無く、出力コードが第２図（Ｂ）のように正、零、
負、零、正……となってスイッチ８が交互に開、閉とな
る。これにより帰還ループが作動状態となり、上述のよ
うに正及び負のコードの生起確率が50％となるように入
力へのバイアス量が調節される。
まれていれば、スイッチ８が開放状態に固定されること
は無く、出力コードが第２図（Ｂ）のように正、零、
負、零、正……となってスイッチ８が交互に開、閉とな
る。これにより帰還ループが作動状態となり、上述のよ
うに正及び負のコードの生起確率が50％となるように入
力へのバイアス量が調節される。
次に第４図は第１図の帰還回路３の別の実施例を示し、
帰還特性にヒステリシスを設けた場合である。A/D変換
器２出力コードは第３図と同様に２′ｓコンプリメント
で、MSB以下（2SB〜LSB）に“1"が含まれる場合をORゲ
ート13で検出してANDゲート14を開く、MSBが交互に
“1"、“0"となれば、MSB＝“0"がインバータ15で“1"
に反転されてANDゲート14からフリップフロップ16（FF1
6）のＪ入力に与えられ、FF16がセットされる。MSB＝
“1"はFF16のＫ入力に直接与えられてこのFF16をリセッ
トする。従ってFF16のＱ出力からMSBに応じて交互に
“1"、“0"となる信号が得られる。この信号を第３図と
同様にインバータ６、抵抗７を通じて積分器11に与える
ことにより、入力電圧に帰還すべき誤差出力が形成され
る。なおFF16のクロック入力のfsはA/D変換器２のサン
プリングロックである。
帰還特性にヒステリシスを設けた場合である。A/D変換
器２出力コードは第３図と同様に２′ｓコンプリメント
で、MSB以下（2SB〜LSB）に“1"が含まれる場合をORゲ
ート13で検出してANDゲート14を開く、MSBが交互に
“1"、“0"となれば、MSB＝“0"がインバータ15で“1"
に反転されてANDゲート14からフリップフロップ16（FF1
6）のＪ入力に与えられ、FF16がセットされる。MSB＝
“1"はFF16のＫ入力に直接与えられてこのFF16をリセッ
トする。従ってFF16のＱ出力からMSBに応じて交互に
“1"、“0"となる信号が得られる。この信号を第３図と
同様にインバータ６、抵抗７を通じて積分器11に与える
ことにより、入力電圧に帰還すべき誤差出力が形成され
る。なおFF16のクロック入力のfsはA/D変換器２のサン
プリングロックである。
出力コードが零のとき、2SB〜LSBは“0"であり、従って
ORゲート13の出力が“0"となってANDゲート14が開かれ
るので、FF16はMSB＝“0"でもセットされない。またFF1
6のＫ入力も“0"であるから、リセットも生じない。
ORゲート13の出力が“0"となってANDゲート14が開かれ
るので、FF16はMSB＝“0"でもセットされない。またFF1
6のＫ入力も“0"であるから、リセットも生じない。
つまり第４図の論理回路の真理値表は第５図のようにな
り、出力コードが正から零になったとき又は負から零に
なったときにはFF16の反転が生じることが無く、FF16の
Ｑ出力は前の状態る保持される（Q-1）。そして零を越
えて正に又は零を越えて負に変化したとき始めて反転が
行われる。従って積分入力は第６図のように入力電圧に
関しヒステリシス特性を持ち、入力の巾±1/2LSBに対応
する出力コード零は正又は負のコードとみなされる。出
力コード零が正とみなされたときのD/A変換の入出力特
性は第７図のＡのように−1/2LSBだけオフセットし、逆
に出力コード零が負とみなされたときの入出力特性はＢ
のように＋1/2LSBだけオフセットする。
り、出力コードが正から零になったとき又は負から零に
なったときにはFF16の反転が生じることが無く、FF16の
Ｑ出力は前の状態る保持される（Q-1）。そして零を越
えて正に又は零を越えて負に変化したとき始めて反転が
行われる。従って積分入力は第６図のように入力電圧に
関しヒステリシス特性を持ち、入力の巾±1/2LSBに対応
する出力コード零は正又は負のコードとみなされる。出
力コード零が正とみなされたときのD/A変換の入出力特
性は第７図のＡのように−1/2LSBだけオフセットし、逆
に出力コード零が負とみなされたときの入出力特性はＢ
のように＋1/2LSBだけオフセットする。
入力電圧が実質零のとき、第６図±1/2LSBの入力中を越
えるノイズが含まれていれば、積分入力として“1"、
“0"が交互に生じ、積分による誤差帰還量が零で、変換
特性は第７図Ｃのように入力の零点と出力の零値とが一
致してオフセット零となる。オフセットエラーが生じた
とき、第６図のヒステリシス特性に基づいて“1"の側又
は“0"の側に片寄った積分が行われて、オフセット補正
のDCバイアスが帰還回路３から入力に加算される。
えるノイズが含まれていれば、積分入力として“1"、
“0"が交互に生じ、積分による誤差帰還量が零で、変換
特性は第７図Ｃのように入力の零点と出力の零値とが一
致してオフセット零となる。オフセットエラーが生じた
とき、第６図のヒステリシス特性に基づいて“1"の側又
は“0"の側に片寄った積分が行われて、オフセット補正
のDCバイアスが帰還回路３から入力に加算される。
なお本発明は、入力電圧に既にDCオフセット分が含まれ
ている場合（つまり正負非対称）に、このDCオフセット
分に追従させてD/A変換器の動作点を零点以外の点に移
動させ、これによってA/D変換器のダイナミックレンジ
を最大限有効に活用するような目的にも適用できる。こ
の場合には、アナログ入力のDCオフセット分に対応する
D/A変換出力の或る特定のコードに着目して、この点の
コードを除いた上下のコードの生起確率が等しくなるよ
うに帰還回路３を動作させる。特定のコードに対して
は、第３図と同様に不感特性を与えてもよく、或いは第
４図と同様にヒステリシス特性を与えてもよい。
ている場合（つまり正負非対称）に、このDCオフセット
分に追従させてD/A変換器の動作点を零点以外の点に移
動させ、これによってA/D変換器のダイナミックレンジ
を最大限有効に活用するような目的にも適用できる。こ
の場合には、アナログ入力のDCオフセット分に対応する
D/A変換出力の或る特定のコードに着目して、この点の
コードを除いた上下のコードの生起確率が等しくなるよ
うに帰還回路３を動作させる。特定のコードに対して
は、第３図と同様に不感特性を与えてもよく、或いは第
４図と同様にヒステリシス特性を与えてもよい。
本発明は上述の如く、特定のディジタル出力コードを除
いてその上下のコードの生起確率が等しくなるように補
正電圧を入力アナログ電圧に加える構成において、入力
アナログ電圧にノイズを重畳するためにディザ信号を供
給するようにしたから、入力アナログ電圧に所定レベル
範囲を越える残留ノイズが含まれていない場合でも、帰
還によるオフセット補正系を安定に動作させることがで
き、入力アナログ電圧の特定レベルと出力ディジタル値
の特定コードとの間のオフセットエラーを無くして両者
をほぼ完全に一致させることができる。
いてその上下のコードの生起確率が等しくなるように補
正電圧を入力アナログ電圧に加える構成において、入力
アナログ電圧にノイズを重畳するためにディザ信号を供
給するようにしたから、入力アナログ電圧に所定レベル
範囲を越える残留ノイズが含まれていない場合でも、帰
還によるオフセット補正系を安定に動作させることがで
き、入力アナログ電圧の特定レベルと出力ディジタル値
の特定コードとの間のオフセットエラーを無くして両者
をほぼ完全に一致させることができる。
第１図は本発明のオフセット自動補正A/D変換回路の原
理を示すブロック回路図、第２図Ａは第１図の回路の入
出力の特性図、第２図Ｂは出力タイムチャート、第３図
は第１図の帰還回路の一実施例を示す回路図、第４図は
第１図の帰還回路の別の実施例を示す回路図、第５図は
第４図の回路の真理値表、第６図は第４図の論理回路の
ヒステリシス特性を示すグラフ、第７図は第４図の帰還
回路を用いた場合のA/D変換特性図である。 第８図Ａは従来のA/D変換回路のオフセットエラーを示
す入出力特性図、第８図Ｂはオフセットエラーが有ると
きの出力のタイムチャートである。 なお図面に用いた符号において、 １……加算器 ２……A/D変換器 ３……帰還回路 ４……デイザ発生部
理を示すブロック回路図、第２図Ａは第１図の回路の入
出力の特性図、第２図Ｂは出力タイムチャート、第３図
は第１図の帰還回路の一実施例を示す回路図、第４図は
第１図の帰還回路の別の実施例を示す回路図、第５図は
第４図の回路の真理値表、第６図は第４図の論理回路の
ヒステリシス特性を示すグラフ、第７図は第４図の帰還
回路を用いた場合のA/D変換特性図である。 第８図Ａは従来のA/D変換回路のオフセットエラーを示
す入出力特性図、第８図Ｂはオフセットエラーが有ると
きの出力のタイムチャートである。 なお図面に用いた符号において、 １……加算器 ２……A/D変換器 ３……帰還回路 ４……デイザ発生部
Claims (1)
- 【請求項１】所定レベル範囲を越える残留ノイズを含む
入力アナログ電圧が加算器を介して入力され、その入力
された入力アナログ電圧を出力ディジタル値に変換する
A/D変換器と、 上記出力ディジタル値に基づき、その出力ディジタル値
の中の特定の出力コードを除いた上下のコードの生起確
率が等しくなるように補正電圧を加算器に供給する帰還
回路と、 上記アナログ電圧に所定レベル範囲を越える残留ノイズ
が含まれていない場合に、上記入力アナログ電圧にノイ
ズを重畳するために上記加算器にディザ信号を供給する
ディザ信号発生回路とを備え、 入力アナログ電圧の特定レベルと、その特定レベルに対
応する出力ディジタル値の上記特定コードとの間のオフ
セットエラーを補正し得るようにしたオフセット自動補
正A/D変換回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61132205A JPH0758907B2 (ja) | 1986-06-07 | 1986-06-07 | オフセツト自動補正ａ／ｄ変換回路 |
| US07/055,849 US4766417A (en) | 1986-06-07 | 1987-06-01 | Automatic offset compensating bipolar A/D converter circuit |
| GB8712938A GB2191354B (en) | 1986-06-07 | 1987-06-02 | Automatic offset compensating bipolar a/d converter circuit |
| DE3718937A DE3718937C2 (de) | 1986-06-07 | 1987-06-05 | Bipolarer A/D-Wandler mit automatischer Offsetkompensation |
| FR8707952A FR2599913B1 (fr) | 1986-06-07 | 1987-06-05 | Circuit convertisseur analogique/numerique bipolaire a compensation de decalage automatique |
| KR1019870005713A KR950010397B1 (ko) | 1986-06-07 | 1987-06-05 | 오프셋 자동 보정 a/d 변환 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61132205A JPH0758907B2 (ja) | 1986-06-07 | 1986-06-07 | オフセツト自動補正ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62289016A JPS62289016A (ja) | 1987-12-15 |
| JPH0758907B2 true JPH0758907B2 (ja) | 1995-06-21 |
Family
ID=15075849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61132205A Expired - Fee Related JPH0758907B2 (ja) | 1986-06-07 | 1986-06-07 | オフセツト自動補正ａ／ｄ変換回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4766417A (ja) |
| JP (1) | JPH0758907B2 (ja) |
| KR (1) | KR950010397B1 (ja) |
| DE (1) | DE3718937C2 (ja) |
| FR (1) | FR2599913B1 (ja) |
| GB (1) | GB2191354B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965867A (en) * | 1987-08-20 | 1990-10-23 | Pioneer Electronic Corporation | Offset compensation circuit |
| JP2924373B2 (ja) * | 1990-11-02 | 1999-07-26 | 日本電気株式会社 | Ａ／ｄ変換回路 |
| US5523756A (en) * | 1994-01-18 | 1996-06-04 | The Grass Valley Group, Inc. | Analog-to-digital converter with offset reduction loop |
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