JPH0758913B2

JPH0758913B2 - デコ−ダ回路

Info

Publication number: JPH0758913B2
Application number: JP11792384A
Authority: JP
Inventors: 優岩佐; 仁竹田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1984-06-08
Filing date: 1984-06-08
Publication date: 1995-06-21
Anticipated expiration: 2010-06-21
Also published as: JPS60261223A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、２進のｎビットコード入力信号が供給さ
れ、この入力信号に応じた１″の数を有する出力コード
（Thermometer Code）を発生するデコーダ回路に関す
る。

〔背景技術とその問題点〕

２進の入力コードを10進に直した数と同数の出力端子が
１″の出力であり、入力コードが増加すると共に、各出
力端子が順に０″から１″に切り替わるデコーダ回路
は、D/Aコンバータに使用される。従来のデコーダ回路
として、第４図に示すものが知られている。

第４図に示すものは、３ビットの入力コードを７ビット
の出力信号に変換するもので、41、42、43で示す入力端
子の夫々に入力データD1,D2,D3が供給される。この入力
データD1,D2,D3が入力回路44に供給され、入力回路44の
出力Ａ、、Ｂ、、Ｃ、が論理回路45に供給され
る。この論理回路45の７個の出力S1,S2,S3……S7がマト
リックス回路46に供給され、マトリックス回路46から７
個の出力端子47、48、49……53が導出されている。この
出力端子47〜53に７ビットの出力信号d1,d2,d3……d7が
あらわれる。

第５図は、上述の従来のデコーダ回路の具体的な構成を
示すもので、第４図で黒の矢印が正の電源電圧の供給端
子、白の矢印が接地電圧の供給端子を表している。

入力回路44は、３個のレベル比較回路44A,44B,44Cによ
り構成される。このレベル比較回路44A,44B,44Cは、入
力データD1,D2,D3の夫々と基準電圧Vrとを比較し、入力
データD1,D2,D3の夫々の非反転出力及び反転出力を発生
するものである。

レベル比較回路44Aは、入力データD1と基準電圧Vrとを
比較し、出力Ａ、を発生する。同様に、レベル比較回
路44Bは、入力データD2と基準電圧Vrとを比較し、出力
Ｂ、を発生し、レベル比較回路44Cは、入力データD3
と基準電圧Vrとを比較し、出力Ｃ、を発生する。

入力データD1,D2,D3と入力回路44の出力との関係は、下
記に示すものとなる。

この入力回路44の出力が出力線L11,L12,L13,L14,L15,L1
6に導かれる。出力線L11〜L16に対して論理回路45を構
成するレベル比較回路45A,45B,45C,45D,45E,45F,45Gが
接続される。レベル比較回路45A〜45Gは、３個のトラン
ジスタのベースに出力線L11〜L16に発生している入力回
路44の出力が所定の組合わせでもって供給され、基準レ
ベルVrと比較される構成とされている。例えばレベル比
較回路45Aは、３個のトランジスタのベースに、入力回
路44の出力Ａ、Ｂ、が夫々供給され、このＡ、Ｂ、
の内で１個でも１″の場合にその出力S1が０″となり、
全てが０″の場合にその出力S1が１″となる構成のもの
である。

他のレベル比較回路45Bには、入力回路44からＡ、、
Ｃが供給され、レベル比較回路45Cには、入力回路44か
らＡ、、が供給され、レベル比較回路45Dには、入
力回路44から、Ｂ、Ｃが供給され、レベル比較回路45
Eには、入力回路44から、Ｂ、が供給され、レベル
比較回路45Fには、入力回路44から、、Ｃが供給さ
れ、レベル比較回路45Gには、入力回路44から、、
が供給される。各レベル比較回路45A〜45Gの出力S1〜
S7がマトリックス回路46に供給される。

論理回路45の各レベル比較回路45A〜45Gの出力S1〜S7
は、入力データD1,D2,D3に対して下記の関係で発生す
る。

マトリックス回路46は、エミッタ及びコレクタが共通接
続されたトランジスタ回路46A,46B,46C,46D,46E,46F,46
Gからなる。トランジスタ回路46Aには、論理回路45の出
力S1〜S7が全て供給され、トランジスタ回路46Bには、
論理回路45の出力S2〜S7が供給され、トランジスタ回路
46Cには、論理回路45の出力S3〜S7が供給され、トラン
ジスタ回路46Dには、論理回路45の出力S4〜S7が供給さ
れ、トランジスタ回路46Eには、論理回路45の出力S5〜S
7が供給され、トランジスタ回路46Fには、論理回路45の
出力S6,S7が供給され、トランジスタ回路46Gには、論理
回路45の出力S7が供給される。

このマトリックス回路46の各トランジスタ回路は、同一
の組に含まれるトランジスタの内で１個のトランジスタ
でもオンすると、出力が１″となる構成とされている。
マトリックス回路46のトランジスタ回路46A〜46Gの各エ
ミッタ接続点から出力端子47〜53が夫々導出されてい
る。論理回路45の出力S1〜S7と出力データd1〜d7との関
係は下記に示すものとなる。

上述の従来のデコーダ回路は、必要とする回路素子数が
多くなる欠点があった。入力データのビット数をｎとす
ると、論理回路45で使用する素子数は、トランジスタに
関して（2ⁿ−１）（ｎ＋１）個、抵抗に関して（2ⁿ−
１）×２個となり、マトリックス回路46で使用する素子
数は、トランジスタに関して（2ⁿ−１）＋（2ⁿ−２）＋
……＋２＋１＝2^n-1（2ⁿ−１）個となり、抵抗に関して
2^n-1個となる。従って、入力ビット数ｎの増大に伴い必
要とする素子数が指数関数的に増大する。このように、
素子数が多いために、IC化した時のチップサイズが膨大
となり、ICの歩留りの低下を招く欠点があった。

〔発明の目的〕

従って、この発明の目的は、素子数が従来に比して大幅
に減少でき回路構成が簡略となされたデコーダ回路を提
供することにある。この発明は、チップサイズの縮小化
を図ることができ、歩留りの向上を実現でき、IC化に好
適なデコーダ回路である。

〔発明の概要〕

この発明は、２進のｎビットコード入力信号から2ⁿ−１
個の出力であり、入力信号の状態に応じた１″の数を有
する出力信号を発生するデコーダ回路において、入力信号の各ビットをうけ、ｎ個の反転出力と最上位ビ
ットから所定のビット数の入力の非反転出力を発生する
入力回路と、入力回路からの出力を選択的に受け出力信
号を発生する2ⁿ−１個の比較回路とを有し、比較回路の
うち任意の比較回路は、入力信号が所定の値より大なる
時、その出力に１″を発生すると共に、所定の値に対応
する入力信号の各ビットのうち１″となるビットの反転
出力が比較入力として供給され、比較入力よりも上位の
ビットの非反転出力が基準入力として供給されるように
構成されたことを特徴とするデコーダ回路である。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。

第１図は、この一実施例の全体の構成を示し、１、２、
３、は、３ビットの入力データD1,D2,D3の夫々が供給さ
れる入力端子を示す。入力データD1,D2,D3は、入力回路
４に供給され、基準レベルと比較される。この入力回路
４から、、、Ａ＋、Ｂ＋で表される５個の出力信
号が発生し、次段のレベル比較回路５に供給される。こ
のレベル比較回路５からK1〜K7の７個の比較出力が発生
し、この比較出力K1〜K7が論理回路６に供給される。こ
の論理回路６の出力端子７〜13に２進入力データを10進
数に変換した数に応じた１″の数を持つ出力データd1〜
d7が取り出される。

第２図に示すように、入力回路４は、３個のレベル比較
回路4A,4B,4Cからなり、レベル比較回路５は、７個のレ
ベル比較回路5A,5B,5C,5D,5E,5F,5Gからなり、論理回路
６は、７個のレベル比較回路6A,6B,6C,6D,6E,6F,6Gから
なる。

レベル比較回路4Aは、差動アンプの構成のトランジスタ
14A,15A,とトランジスタ14Aのコレクタとそのベースが
接続されたエミッタホロワー形トランジスタ17Aとで構
成されている。レベル比較回路4Bは、差動アンプの構成
のトランジスタ14B,15B,とトランジスタ14Bのコレクタ
とそのベースが接続されたエミッタホロワー形トランジ
スタ17Bとで構成されている。レベル比較回路4Cは、差
動アンプの構成のトランジスタ14C,15C,とトランジスタ
14Cのコレクタとそのベースが接続されたエミッタホロ
ワー形トランジスタ17Cとで構成されている。差動アン
プの一方のトランジスタ15A,15B,15Cには、端子16A,16
B,16Cの夫々から基準電圧Vrが供給されている。

トランジスタ15Aのコレクタに出力Ａ＋が得られ、トラ
ンジスタ17Aのエミッタに出力が得られ、トランジス
タ15Bのコレクタに出力Ｂ＋が得られ、トランジスタ17B
のエミッタに出力が得られ、トランジスタ17Cのエミ
ッタに出力が得られる。入力回路４は、１＋及び０＋
で示す１及び０よりレベルの高い信号Ａ＋及びＢ＋と、
１及び０で示す信号、、とを形成する。ものであ
る。

第３図に示すように、０は、差動アンプのトランジスタ
14A,14B,14Cのオン時のコレクタ電位よりV_BE（トランジ
スタのベース・エミッタ間電圧降下）低く、１は、電流
電圧V_CCのレベルよりV_BE低く、０＋は、０のレベルより
V_BE高レベルであり、１＋は、１のレベルよりV_BE高いレ
ベル（＝Vcc）である。また、０＋は、基準電圧Vrのレ
ベルに等しいレベルである。例えばレベル比較回路4Aに
おいて、入力データD1が１″の時には、トランジスタ14
Aがオンし、トランジスタ15Aがオフする。従って、出力
が０″となり、出力Ａ＋が１＋となる。

また、入力データD1が０″の時には、トランジスタ14A
がオフし、トランジスタ15Aがオンする。従って、出力
が１″となり、出力Ａ＋が０＋となる。他のレベル比
較回路4B及び4Cも同様に動作し、次に示す関係にある入
力回路４の出力が出力線L1,L2,L3,L4,L5に供給される。

この出力線L1,L2,L3,L4にレベル比較回路5A〜5Gが接続
される。レベル比較回路5Aは、互いのエミッタが共通に
接地電源端子に接続されたトランジスタ21A,22A,23Aか
らなり、トランジスタ21Aのコレクタが抵抗を介して電
源端子に接続されている。トランジスタ22A,23Aのコレ
クタ共通接続点が電源端子に接続されている。トランジ
スタ21Aのベースが出力線L3に接続され、トランジスタ2
2Aのベース及びトランジスタ23Aのベースが夫々出力線L
4,L5に接続されている。

レベル比較回路5Bは、互いのエミッタが共通に接地電源
端子に接続されたトランジスタ21B,22Bからなり、トラ
ンジスタ21Bのコレクタが抵抗を介して電源端子に接続
され、トランジスタ22Bのコレクタが電源端子に接続さ
れている。トランジスタ21Bのベースが出力線L2に接続
され、トランジスタ22Bのベースが出力線L4に接続され
ている。

レベル比較回路5Cは、互いのエミッタが共通に接地電源
端子に接続されたトランジスタ21C,22C,23Cからなり、
トランジスタ21C,23Cのコレクタ共通接続点が抵抗を介
して電源端子に接続されていると共に、トランジスタ22
Cのコレクタが電源端子に接続されている。トランジス
タ22Cのベースが出力線L4に接続される。トランジスタ2
1Cのベース及びトランジスタ23Cのベースが夫々出力線L
3,L2に接続されている。

レベル比較回路5Dは、互いのエミッタが共通に接地電源
端子に接続されたトランジスタ21D,22Dからなり、トラ
ンジスタ21Dのコレクタが抵抗を介して電源端子に接続
され、トランジスタ22Dのコレクタが電源端子に接続さ
れている。トランジスタ21Dのベースが出力線L1に接続
され、トランジスタ22Dのベースが基準電圧Vrの供給端
子24Dに接続されている。

レベル比較回路5Eは、互いのエミッタが共通に接地電源
端子に接続されたトランジスタ21E,22E,23Eからなり、
トランジスタ21E及びトランジスタ23Eのコレクタが抵抗
を介して電源端子に接続されると共に、トランジスタ22
Eのコレクタが電源端子に接続されている。トランジス
タ21Eのベース及びトランジスタ23Eのベースが出力線L
3,L1に接続され、トランジスタ22Eのベースが出力線L5
に接続されている。

レベル比較回路5Fは、互いのエミッタが共通に接地電源
端子に接続されたトランジスタ21F,22F,23Fからなり、
トランジスタ21F及びトランジスタ23Fのコレクタが抵抗
を介して電源端子に接続され、トランジスタ22Fのコレ
クタが電源端子に接続されている。トランジスタ21Fの
ベース及びトランジスタ23Fのベースが出力線L2,L1に接
続され、トランジスタ22Fのベースが基準電圧Vrの供給
端子24Fに接続されている。

レベル比較回路5Gは、互いのエミッタが共通に接地電源
端子に接続されたトランジスタ21G,22G,23G,25Gからな
り、トランジスタ21G,23G,25Gのコレクタが抵抗を介し
て電源端子に接続され、トランジスタ22Gのコレクタが
電源端子に接続されている。トランジスタ21Gのベース
が出力線L3に接続され、トランジスタ23Gのベースが出
力線L2に接続され、トランジスタ25Gのベースが出力線L
1に接続されている。トランジスタ22Gのベースが基準電
圧Vrの供給端子24Gに接続されている。

上述のレベル比較回路5Aは、３個のトランジスタのベー
スに入力回路4A,4B,4Cから,A＋,B＋の信号が夫々供給
され、下記に示す関係で入力データと対応する比較出力
K1を発生する。

例えば入力データD1,D2,D3が（010）の時には、（１＋
＞１）であるため、トランジスタ23Aのみがオンして、
トランジスタ21A,22Aがオフし、比較出力K1が１″とな
る。この比較出力K1が０″になるのは、２個のトランジ
スタ22A,23Aのベース入力が共に０＋で且つトランジス
タ21Aのベース入力が１″の時即ち入力データD1,D2,D3
が（000）の時のみである。

レベル比較回路5B及び5Cの夫々の出力K2,K3の入力デー
タD1,D2,D3にたいする関係を次表に示す。

また、レベル比較回路5Dは、入力回路からのと基準電
圧Vr（０＋と等しいレベル）とを比較して、比較出力K4
を発生する。レベル比較回路5Eは、入力回路からの，
,B＋に応じた出力K5を発生する。これらのレベル比較
回路5D,5Eの入力データと出力K4,K5の関係を下記に示
す。

更に、レベル比較回路5F及び5Gの各出力K6,K7の入力デ
ータD1,D2,D3との対応を下記の表に示す。

以上の説明から明かなように、レベル比較回路5A〜5Gの
比較出力K1〜K7は、略々目的とする出力コードに変換さ
れている。しかし、レベル比較回路5Eの出力K5は、入力
データD1,D2,D3が（010）及び（011）の時に１″となっ
てしまう。この問題点を除くために、ANDゲート26にレ
ベル比較回路5Eの比較出力K5及び入力回路4Aの出力Ａ＋
を供給する。このＡ＋の信号は、入力データD1,D2,D3が
（100）以上とならないと１″にならず、従って、ANDゲ
ート26の出力は、入力データD1,D2,D3が（010）及び（0
11）の時でも、０″となされる。

比較出力K1〜K4,ANDゲート26を介された比較出力K5,比
較出力K6,K7が論理回路６を構成する差動アンプの構成
のレベル比較回路6A〜6Gに供給される。

レベル比較回路6Aは、トランジスタ31A及びトランジス
タ32Aにより構成され、一方のトランジスタ31Aのベース
に比較出力K1が供給され、他方のトランジスタ32Aのベ
ースに基準電圧が端子33Aから供給される構成のもので
ある。トランジスタ32Aのコレクタから出力端子７が導
出されている。比較出力K1が０″の時には、トランジス
タ31Aがオフすると共に、トランジスタ32Aがオンし、出
力端子７には、０″の出力d1が発生する。

他のレベル比較回路6B〜6Gもレベル比較回路6Aと同様の
構成とされており、対応する回路素子に異なる添字（Ｂ
〜Ｆ）を付してその説明は省略する。この発明の一実施
例において、出力データd1〜d7は、下記に示すように、
入力データD1,D2,D3に応じた１″の数を有するものとな
る。

以上のように、この一実施例によれば、３ビットの２進
の入力コードを10進に直した数と同数の出力端子が１″
の出力であり、入力コードが増加すると共に、各出力端
子が順に０″から１″に切り替わるデコーダ回路を実現
することができる。この一実施例において、入力回路４
の出力に、Ａ＋,B＋のレベルを導入した理由について以
下に説明する。

一例として入力データD1,D2,D3が（110）の場合と（11
1）の場合を考える。この一実施例と異なり、レベル比
較回路5Eのトランジスタ22Eのベースに基準電圧Vrを供
給したと仮定すると、入力データD1,D2,D3が（110）の
場合には、（＝０″，＝１″）となり、一方、入力
データD1,D2,D3が（111）の場合には、（＝０″，
＝０″）となる。従って、両者の場合でレベル比較回路
5Eの比較出力K5が異なり、所期の出力を得ることができ
ない。本来、両者の場合でレベル比較回路5Eの比較出力
K5は、１″であることが必要である。

そこで、この一実施例では、Ｃのレベルが０″,1″の何
れであっても、トランジスタ21E,23Eがオフで、トラン
ジスタ22Eがオンするように、トランジスタ22Eのベース
にＢ＋＝１＋となるレベルの電圧を供給しているのであ
る。

同様に、入力データD1,D2,D3が（100）（101）の場合或
いは（010）（011）の場合における誤動作を防止するた
めに、Ａ＋,B＋のレベルを導入している。

この発明は、入力データのビット数ｎが３ビットの時に
限らず、４ビット以上の時にも適用することができる。
第６図は、（ｎ＝４）の時にこの発明を適用した他の実
施例を示すものである。

入力データD1,D2,D3,D4の４ビットが入力回路61に供給
され、この入力回路61からＡ＋，＋＋,B＋，，，
の出力が発生し、この入力回路61の出力がレベル比較
回路62に供給される。レベル比較回路62は、入力回路61
の出力の所定の組合わせのレベル比較を行い、比較出力
K1〜K15を発生する。この比較出力が論理回路63に供給
され、入力データD1,D2,D3,D4に応じて１″の数が増加
する出力データd1〜d15が論理回路63から得られる。

入力回路61は、第３図に示すように、４個のレベル比較
回路61A〜61Dから構成されている。これらのレベル比較
回路61A〜61Dは、差動アンプとレベルシフト用の定電流
源とエミッタホロワ回路とで構成されている。差動アン
プの一方の入力として入力データD1,D2,D3,D4が供給さ
れ、その他方の入力として、基準電圧Vr1が供給されて
いる。

レベル比較回路61Aから出力Ａ＋及び＋＋が発生し、
レベル比較回路61Bから出力Ｂ＋及びが発生し、レベ
ル比較回路61Cから出力が発生し、レベル比較回路61D
から出力が発生する。レベル比較回路61Aの差動アン
プのコレクタ抵抗の大きさは、Ｒ及び2Rと異ならされて
いる。入力データD1が０″の時は、（Vcc−31R−V_BE）
のレベル０＋となり、入力データD1が１″の時は、（Vc
c−IR−V_BE）のレベル１＋となる出力Ａ＋が発生する。
また、入力データD1が０″の時は、（Vcc−V_BE）のレベ
ル１＋＋となり、入力データD1が１″の時は、（Vcc−4
IR−V_BE）のレベル０＋＋となる出力＋＋が発生す
る。

また、レベル比較回路61Bからは、入力データD2が０″
の時は、（Vcc−2IR−V_BE）のレベル１となり、入力デ
ータD2が１″の時は、（Vcc−4IR−V_BE）のレベル０と
なる出力が発生する。

このように、レベル比較回路61A〜61Dの出力は、第８図
に示すように、４ΔＶ（ΔＶ＝IR）のレベル差を持つ０
＋＋,1＋＋と、２ΔＶのレベル差を持つ０＋,1＋と、基
準電圧Vr1を中心として２ΔＶのレベル差を持つ０″,
1″との出力が発生する。

入力回路61の出力が供給されるレベル比較回路62及び論
理回路63は、第９図Ａ及び第９図Ｂに示す構成とされて
いる。レベル比較回路62は、15個のレベル比較回路62A
〜62Oからなり、比較出力K1〜K15を発生する。入力回路
61の入力データD1,D2,D3,D4に応じた出力は、次の表に
示す関係でもって各レベル比較回路62A〜62Oのトランジ
スタのベースに供給される。

また、上述のレベル比較回路62A〜62Oは、下記の比較出
力K1〜K15を発生する。

上述のレベル比較回路62A〜62Oの出力K1〜K15が論理回
路63を構成するレベル比較回路63A〜63Oに夫々供給さ
れ、基準レベルと比較される。この場合、レベル比較回
路62A〜62Oの出力K1〜K15のうちで規則性を満足してい
ないもの（上記の表で＊を付した箇所のデータ）の補正
のために、レベル比較回路63A,63E,63I,63Mには、より
上位の比較出力が供給されている。そして、論理回路63
を構成するレベル比較回路63A〜63Oの出力に出力データ
d1〜d15が得られる。この出力データd1〜d15は、入力デ
ータD1,D2,D3,D4を10進に変換した数に等しい１″を含
むものとなる。

以上の実施例では、入力回路、レベル比較回路、論理回
路をECL回路で構成したが、他の形式のロジック回路を
使用するようにしても良い。

〔発明の効果〕

この発明によれば、従来のデコーダ回路と比べて回路素
子数が少なく、構成の簡略化されたデコーダ回路を実現
することができる。特に、従来の構成で必要とされたマ
トリックス回路が不要となり、トランジスタの個数を大
幅に減少することができる。従って、この発明は、チッ
プサイズの縮小化を図ることができ、歩留りの向上を実
現でき、IC化に好適なデコーダ回路を構成することがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体の構成のブロック
図、第２図はこの発明の一実施例の接続図、第３図はこ
の発明の一実施例の説明に用いる略線図、第４図は従来
のデコーダ回路の全体の構成のブロック図、第５図は従
来のデコーダ回路の接続図、第６図はこの発明の他の実
施例の全体の構成のブロック図、第７図はこの発明の他
の実施例の入力回路の接続図、第８図はこの発明の他の
実施例の説明に用いる略線図、第９図はこの発明の他の
実施例のレベル比較回路及び論理回路の接続図である。１、２、3:入力データの供給端子、４、61:入力回路、
５、62:レベル比較回路、６、63:論理回路、33A〜33G:
出力端子。

Claims

【特許請求の範囲】

【請求項１】２進のｎビットコード入力信号から2ⁿ−１
個の出力であり、上記入力信号の状態に応じた１″の数
を有する出力信号を発生するデコーダ回路において、上記入力信号の各ビットをうけ、ｎ個の反転出力と、最
上位ビットから所定のビット数の入力の非反転出力であ
って、上記反転出力と対応する非反転出力に対して所定
レベルシフトされたものを発生する入力回路と、該入力
回路からの出力を選択的に受け上記出力信号を発生する
2ⁿ−１個の比較回路とを有し、該比較回路のうち任意の
比較回路は、上記入力信号が所定の値より大なる時、そ
の出力に１″を発生すると共に、上記所定の値に対応す
る入力信号の各ビットのうち１″となるビットの反転出
力が比較入力として供給され、該比較入力よりも上位の
ビットの非反転出力が基準入力として供給されるように
構成されたことを特徴とするデコーダ回路。