JPH0760596B2 - ダイナミック型メモリ装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はRAS（オーバーバー）,CAS（オーバーバー）と
呼ばれる二つの信号によってメモリのアクセスする番地
が決定されるダイナミック型メモリ装置に関し、特にリ
フレッシュ時の内部の列系統の活性化信号の活性・非活
性の制御に関する。

［従来の技術］ 従来この種のダイナミックメモリにおいては、行アドレ
スストローブ｛以下RAS（オーバーバー）と略す｝と列
アドレスストローブ｛以下CAS（オーバーバー）と略
す｝に応答して行・列のアドレスをそれぞれ選択してメ
モリのアクセスを実行していた。更に、近年ではリフレ
ッシュの制御に関しメモリ内部にアドレスカウンターを
有し第４図に示すようにCAS（オーバーバー）が０状態
でRAS（オーバーバー）が活性化されると前記アドレス
カウンターの出力を行アドレスとして使用し、リフレッ
シュを実行する動作（以下CBRリフレッシュと略す）を
持つようになった。当然1CBRリフレッシュサイクルごと
にアドレスカウンターは「１」づつ増加されリフレッシ
ュアドレスが変化するようになっている。

このような内部のカウンターが正しく動作することを試
験するには、第５図に示すようにまずCBRリフレッシュ
をスタートさせその後CAS（オーバーバー）を「１」レ
ベルにし、再びCAS（オーバーバー）を「０」レベルに
すると列アドレスを取り込み、アドレスカウンターで与
えられた行と取り込んだ列アドレスとで決定されるアド
レスのデータを読み出すことができ、更にリードモディ
ファイライトを実行し、該アドレスへ読出データと逆レ
ベルのデータを書き込み、アドレスカウンターが正常に
動作していること試験している。

しかし最近になってファーストページあるいはスタティ
ックカラムと呼ばれる機能が導入されるようになった。
これらの機能は第６図に示すようにRAS（オーバーバ
ー）により行アドレスが取り込まれるとRAS（オーバー
バー）より所定の時間後カラム活性化信号φCAが発生し
列アドレスを取り込むようにし、もし列アドレスが変化
すれば変化したアドレスへ選択を変えるようにし、CAS
（オーバーバー）が「０」となることによって外部の出
力と外部からの書き込みが可能となる。こうすることに
より列アドレスとCAS（オーバーバー）の信号のスキュ
ーを吸収することができシステムの性能の向上が計られ
ている。このようなメモリでも当然CBRリフレッシュを
持っており当然アドレスカウンターの試験を必要とし、
第７図に示す回路によりそれをコントロールしている。
その動作はRAS（オーバーバー）を入力とするRASタイミ
ングジェネレーター１（以下TGと略す）はさまざまな内
部信号を発生させるがまずCBRリフレッシュの判定のた
めにCAS（オーバーバー）を入力とするインバータ三段I
V1,IV2,IV3で得られたCAS信号とTGより発生した信号φ
１をフリップフロップ結合した２つのナンド回路NA1,NA
2に入力しCBRのサイクルの判定を行う。もしCAS（オー
バーバー）が「０」であるならばナンドNA1の出力は
「１」レベルとなりCAS（オーバーバー）が「１」であ
るならば「０」レベルとなっている。そうしてTGより信
号φ２を出し前記ナンドNA1の出力と信号φ２のアンドA
1を取ることによりCBR信号CBRの10を決定する。

一方、第８図に示すようにTGより列活性スタート信号φ
STとCBR信号をインバータIV1によって及連した信号のア
ンドA2を取ることで列活性化信号φCAを得る。もしCBR
信号が「１」であるならば列活性化信号φCAは発生され
ない。しかしCAS（オーバーバー）が「０」レベルから
「１」レベルとなるとCBR信号は「０」となり列活性化
信号が発生する。しかし再びCAS（オーバーバー）が
「０」となるとフリップフロップによってCBR信号が発
生することなく第５図に示されたカウンターのテストが
可能となる。

［発明が解決しようとする問題点］ 上述した従来のCBRリフレッシュ判定回路はファースト
ページスタティックカラムなどのような列系のアクセス
パスがスタティック動作をしCAS系によってそのスター
トがコントロールできないようなメモリではカウンター
テストのためCAS（オーバーバー）が「１」レベルとな
ると列系の動作がリフレッシュサイクルであるにもかか
わらず動作してしまい消費電力を大きくしてしまう欠点
がある。

一方これを防止するために従来例では第９図のような回
路例を示すことができる。これは第７図と比較するとCB
R判定回路でCBRリフレッシュと判定しCAS（オーバーバ
ー）系の入段三段のインバーターの内、最終段をCBRの
判定信号の逆相とナンドNA3と取りF/Fに入れることによ
りCBRと判定されれば以後CASが変化してもCBRは変化せ
ず列系のアクセスがスタートすることはない。

しかしながらこのような回路ではカウンターを試験する
ことはできないという欠点がある。

［問題点を解決するための手段］ 本発明のダイナミックメモリはRAS（オーバーバー）の
「０」レベルの変化時CAS（オーバーバー）と書込制御
信号（以下WE（オーバーバー）と略す）の状態を判定す
る回路を有し、CAS（オーバーバー）が「０」、WE（オ
ーバーバー）が「０」のときのCBRリフレッシュ（以下W
CBRリフレッシュと略す）とCAS（オーバーバー）が
「０」、WE（オーバーバー）が「１」のときのCBRリフ
レッシュ（以下RCBRリフレッシュと略す）を区別しRCBR
リフレッシュの時のみ列系活性化信号φCAを発させない
ような信号のコントロールを有している。

これは通常、メモリ装置ではWE（オーバーバー）は書込
時のみ「０」レベルとなるためCBRリフレッシュ時はWE
（オーバーバー）は「１」レベルになることが多いこと
を利用している。

［実施例］ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図である。ナンドNA1
とナンドNA2とからなるF/FでRASのT.G1より発生する
「０」から「１」に変化するφ１とφ２よりCAS（オー
バーバー）の「０」レベルであることを検知し、かつ保
持しWE（オーバーバー）の1/0を信号φ３で２つのイン
バーターINV7,8に検知し保持する。そして前記保持され
たCBR信号とWE（オーバーバー）の保持された信号ナン
ドNA7を取ることによりWCBR時に「１」となる信号とそ
の逆相の信号を得、WCBRの逆相とCBRの信号のナンドNA6
の信号と列活性化開始φSTとのアンドA2を取ることによ
り列活性化信号としている。CAS（オーバーバー）の検
出保持回路は従来例第９図と同様でありWE（オーバーバ
ー）の検出保持回路はT.G.から０−１へ変化する信号φ
３とWE（オーバーバー）とのナンドNA4を取りインバー
ターIV6で増幅しWE（オーバーバー）の検出をする。信
号φ３とインバーターIV5によるその反転信号によりＮ
チャンネルトランジスタQ1とＰチャンネルトランジスタ
Q1は共にオン状態となり２つのインバーターIV7,IV8と
からなるフリップフロップを決定する。信号φ３が再び
0Vに変化することでRAS（オーバーバー）の「１」から
「０」への変化時のWE（オーバーバー）の状態を保持す
る。そしてインバーターIV7と前述の保持されたCBRの反
転信号のナンドを取りインバーターIV9で反転すること
でWCBRリフレッシュであるか否かの信号WCBRとWCBR（オ
ーバーバー）を得る。そしてCBR信号とWCBR（オーバー
バー）とのナンドNA6を取ることによりRCBRサイクルの
み「０」となる信号を得てこれと列活性化開始信号φST
とのアンドA2を取ることで、列活性化信号φCAを作る。
こうすることによってRCBRサイクルのみ列活性化信号φ
CAが発生せず、他のRAS/CASサイクルWCBRリフレッシュ
サイクルでは列活性化信号φCAが発生する。

近年メモリが大容量化されることにともなってテストモ
ードなる機能がメモリ内に組み込まれるようになった。
これはテストモードではメモリへアクセスを４ビットあ
るいは８ビットの並列にアクセスし同一データを書き同
一データが読み出せればパス１つでも異なればファイル
の判定を出力の1/0に対応させテスト時間を1/4あるいは
1/8にしようとするものである。このようなメモリでは
テストモードを決定するF/Fをもちその値をCBRリフレッ
シュで決定しWCBRリフレッシュならばテストモードをセ
ットしRCBRリフレッシュならばテストモードをリセット
するようにしてある。テストモードがセットされれば前
述の並列テストとなりリセットされれば正常なファンク
ションをすることとなる。

このような第１実施例ではカウンタの試験をすることは
できない。これを解決するのが本発明の第２実施例であ
る。第２図は本発明の第２実施例の回路図である。第１
実施例と比較するとテストモードを保持するラッチ回路
D1へWCBRサイクルで１となるWCBRとその反転信号WCBR
（オーバーバー）をデータ入力としCBRリフレッシュで
あれば「１」となっている信号とT.G.から発生されるテ
ストモードのラッチ信号φ４にアンドA4を取ってラッチ
回路D1のクロックとしてCBRリフレッシュが入るごとにW
CBRサイクル,RCBRサイクルを区別しテストモードのセッ
トリセットを行う。しかしWCBRサイクルではテストモー
ドを中断させるためWCBRサイクルの判定信号の逆相WCBR
（オーバーバー）とラッチ出力のアンドA3を取り、テス
トモード信号TESTを発生させることによりWCBRサイクル
ではテストモードからはずれ通常の機能を持ち第１実施
例と同様にWCBRサイクルでも列活性化信号φCAが発生さ
れカウンタの試験が実行可能となる。特にWCBRでテスト
モードをセットするメモリでは実使用時のCBRリフレッ
シュでテストモードとなることを防止するため必ずWE
（オーバーバー）は「１」レベルであることが保証され
る。

［発明の効果］ 以上説明したように本発明はCBRリフレッシュサイクル
でCAS（オーバーバー）,WE（オーバーバー）のレベルを
検出保持することによりWCBRリフレッシュサイクルでは
列活性化信号φCAを発生し、RCBRリフレッシュサイクル
では同信号を発生しないこととなり、通常のWE（オーバ
ーバー）が「１」レベルにあるCBRリフレッシュのパワ
ーが減少でき、第３図で示すような入力波形で従来と同
等のカウンター試験ができる効果がある。この効果はテ
ストモード（並列測定モード）を持つメモリでは特に有
効となる。

テストモード時に解除がRORリフレッシュでも実行され
るメモリではラッチ回路へのセットをRASのリセットで
行うこととすればRORリフレッシュ後のWCBRは、テスト
モードがリセットされているためRORリフレッシュとWCB
Rリフレッシュのテストサイクルを繰り返すことでカウ
ンター試験ができラッチ信号の出力とWCBRとの論理を取
る必要はない。

【図面の簡単な説明】

第１図は本発明の第１実施例の回路図、第２図は第２実
施例の回路図、第３図はカウンター試験の入力波形図、
第４図はCBRリフレッシュの入力波形図、第５図は従来
のカウンター試験の入力波形図、第６図は列活性化信号
の発生順序を示す波形図、第７図、第９図は従来の回路
例を示す回路図、第８図は従来のCBRリフレッシュ時の
列活性化信号の発生を示す波形図である。 １……RASTG、 NA1,NA2,NA3,NA4,NA5,NA6,NA7……ナンドゲート、 IV1,IV2,IV3,IV4,IV5,IV6,IV7,IV8,IV9……インバー
タ、 A1,A2,A3……アンドゲート、 D1……ラッチ回路、 Q1,Q2……トランジスタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】行アドレスストローブと列アドレスストロ
   ーブと書込制御信号との供給を受け列アドレスストロー
   ブが０レベル状態で行アドレスストローブが０状態とな
   ると行アドレスを読み込み、その後行アドレスストロー
   ブに応答して列アドレス活性化信号を発生し列アドレス
   を取り込み、列アドレスの変化に従って列選択を変更す
   ることが可能なメモリであり、列アドレスストローブが
   ０レベル状態で行アドレスストローブが０状態になると
   内部アドレスカウンターのアドレスによって行アドレス
   を選択するダイナミック型メモリ装置において、書込制
   御信号が１レベルかつ列アドレスストローブが０レベル
   で行アドレスストローブが０状態となると前記列アドレ
   ス活性化信号を非活性とし、書込制御信号が０レベルで
   列アドレスストローブが０レベルで行アドレスストロー
   ブが０状態となると前記列アドレス活性化信号を発生す
   る手段を有することを特徴とするダイナミック型メモリ
   装置。