JPH0760975B2 - 複合型半導体定電圧発生回路装置 - Google Patents
複合型半導体定電圧発生回路装置Info
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- JPH0760975B2 JPH0760975B2 JP62115899A JP11589987A JPH0760975B2 JP H0760975 B2 JPH0760975 B2 JP H0760975B2 JP 62115899 A JP62115899 A JP 62115899A JP 11589987 A JP11589987 A JP 11589987A JP H0760975 B2 JPH0760975 B2 JP H0760975B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、相補型絶縁ゲート電界効果トランジスタとバ
イポーラトランジスタを同一半導体基板上に搭載してな
る集積回路において、外部から与えられた入力直流電圧
に対し、小型，低消費電力にして安定な入力直流電圧よ
り低い定電圧を発生する複合型半導体定電圧発生回路装
置に関するものである。
イポーラトランジスタを同一半導体基板上に搭載してな
る集積回路において、外部から与えられた入力直流電圧
に対し、小型，低消費電力にして安定な入力直流電圧よ
り低い定電圧を発生する複合型半導体定電圧発生回路装
置に関するものである。
（従来技術及び発明が解決しようとする問題点） 従来この種の装置は、第７図に示すような構成であっ
た。図において、１はエミッタ接地増幅素子、２は帰還
回路、３はエミッタフォロア増幅器、Q1,Q2はnpnバイポ
ーラトランジスタR1,R2,R3は抵抗素子、11は外部より印
加される直流電圧の入力端子、12は定電圧発生回路の出
力端子、13はエミッタ接地増幅素子１の入力接点、14は
エミッタフォロア増幅器３の入力接点である。このよう
に構成されていたので、出力端子12に接続されている負
荷の変動等、何らかの要因で出力端子12の電位V12が△V
12だけ変動すると、帰還回路２によってこの変動は入力
接点13の電位V13を だけ変動させる。エミッタ接地増幅素子１の電圧増幅率
AVEはAVE＝−gmR3であるから、入力接点13の電位変動は
増幅され、入力接点14の電位V14を だけ変動せしめる。ここでgmエミッタ接地トランジスタ
Q1の相互コンダクタンスである。エミッタフォロア増幅
器の電圧増幅率AVCは で表わされ、通常npnバイポーラトランジスタの電流増
幅率β０は100程度の大きな値であり、（β０＋１）r0
＞＞１＋rsであるからAvc１となる。ここでr0はエミ
ッタ接地トランジスタの出力インピーダンス,rsはエミ
ッタフォロア増幅器のベース入力インピーダンスであ
る。すなわち、V14の変動はそのまま定電圧発生回路の
出力に伝わり、V12の変動量△V12を補正すべく負帰還が
働く。また入力電位V11の変動△11に対する出力電位V12
の変動△V12も同様に で表わされる。従って、出力電位V12を直流的に変動さ
せる種々の要因に対して安定性を増すためには、エミッ
タ接地増幅器のゲインAVE＝gmR3を大きくする、および を１に近づけることが有効であるが、gmは主としてnpn
バイポーラトランジスタQ1の性能および動作点で決ま
り、大とすることは容易でない。抵抗値は任意に設定可
能であるが、R3を増加させると、抵抗を構成する領域の
面積を増加させ、さらに、Q2に対するベース電流を減少
させるため、急激な負荷電流変動に対するトランジスタ
Q2の応答性を悪化させてしまうという欠点があった。ま
た、γを１に近づけるためにはR1を０に近づけ、あるい
はR2を大とすることが必要であるが、両者は消費電力の
増加、後者は抵抗構成部の占有面積増を招くばかりでな
く、さらにこの抵抗比は出力電圧の設定値にも影響を与
えるため大きな自由度はないという欠点があった。
た。図において、１はエミッタ接地増幅素子、２は帰還
回路、３はエミッタフォロア増幅器、Q1,Q2はnpnバイポ
ーラトランジスタR1,R2,R3は抵抗素子、11は外部より印
加される直流電圧の入力端子、12は定電圧発生回路の出
力端子、13はエミッタ接地増幅素子１の入力接点、14は
エミッタフォロア増幅器３の入力接点である。このよう
に構成されていたので、出力端子12に接続されている負
荷の変動等、何らかの要因で出力端子12の電位V12が△V
12だけ変動すると、帰還回路２によってこの変動は入力
接点13の電位V13を だけ変動させる。エミッタ接地増幅素子１の電圧増幅率
AVEはAVE＝−gmR3であるから、入力接点13の電位変動は
増幅され、入力接点14の電位V14を だけ変動せしめる。ここでgmエミッタ接地トランジスタ
Q1の相互コンダクタンスである。エミッタフォロア増幅
器の電圧増幅率AVCは で表わされ、通常npnバイポーラトランジスタの電流増
幅率β０は100程度の大きな値であり、（β０＋１）r0
＞＞１＋rsであるからAvc１となる。ここでr0はエミ
ッタ接地トランジスタの出力インピーダンス,rsはエミ
ッタフォロア増幅器のベース入力インピーダンスであ
る。すなわち、V14の変動はそのまま定電圧発生回路の
出力に伝わり、V12の変動量△V12を補正すべく負帰還が
働く。また入力電位V11の変動△11に対する出力電位V12
の変動△V12も同様に で表わされる。従って、出力電位V12を直流的に変動さ
せる種々の要因に対して安定性を増すためには、エミッ
タ接地増幅器のゲインAVE＝gmR3を大きくする、および を１に近づけることが有効であるが、gmは主としてnpn
バイポーラトランジスタQ1の性能および動作点で決ま
り、大とすることは容易でない。抵抗値は任意に設定可
能であるが、R3を増加させると、抵抗を構成する領域の
面積を増加させ、さらに、Q2に対するベース電流を減少
させるため、急激な負荷電流変動に対するトランジスタ
Q2の応答性を悪化させてしまうという欠点があった。ま
た、γを１に近づけるためにはR1を０に近づけ、あるい
はR2を大とすることが必要であるが、両者は消費電力の
増加、後者は抵抗構成部の占有面積増を招くばかりでな
く、さらにこの抵抗比は出力電圧の設定値にも影響を与
えるため大きな自由度はないという欠点があった。
第８図は帰還回路部に温度補償機能を持たせた従来構成
例を示す。図において、１はエミッタ接地増幅素子、２
は温度補償機能を具備した帰還回路、３はエミッタフォ
ロア増幅器、Q1,Q2,Q3,Q4はnpnバイポーラトランジス
タ、R1,R3,R4,R5は抵抗素子、11は外部より印加される
直流電圧の入力端子、12は定電圧発生回路の出力端子、
13はエミッタ接地増幅素子の入力接点、14はエミッタフ
ォロア増幅器の入力接点である。このように構成されて
いたので、Q3,Q4の電流密度比で決まるQ3,Q4のベース・
エミッタ間電圧差△VBEを用い、Q1のベース・エミッタ
間電圧VBE1の温度による変動を補正するように働く。し
かし直流的な入力電圧の変動，直流的な負荷電流の変動
等によるV12の変動に対する帰還作用は第７図の例と全
く同様である。この場合、抵抗R2のかわりとしてnpnバ
イポーラトランジスタQ4,抵抗R5が用いられているが、
帰還量γはR2のかわりとしてQ4のコレクタから接地電位
までの動作点における等価抵抗R0を用いて議論すればよ
い。この場合、R0は比較的大きな抵抗値となるためγは
１に近づくが、目標の設定電圧値を得るためにはR1を大
とする必要がある。第７図，第８図の構成において、V
12の変化に対する13の電位V13の変化の代表的な例を第
９図に示す。Ａは帰還量γ＝の理想的な場合、Ｂは設定
出力電圧値を実現するために有限の抵抗分割比をもった
帰還がかけられた場合の例である。すなわち、設定電位
を得るには帰還量γを１に近づけることはできず、ま
た、大なるR1による帰還回路部の占有面積が増加すると
いう欠点があった。
例を示す。図において、１はエミッタ接地増幅素子、２
は温度補償機能を具備した帰還回路、３はエミッタフォ
ロア増幅器、Q1,Q2,Q3,Q4はnpnバイポーラトランジス
タ、R1,R3,R4,R5は抵抗素子、11は外部より印加される
直流電圧の入力端子、12は定電圧発生回路の出力端子、
13はエミッタ接地増幅素子の入力接点、14はエミッタフ
ォロア増幅器の入力接点である。このように構成されて
いたので、Q3,Q4の電流密度比で決まるQ3,Q4のベース・
エミッタ間電圧差△VBEを用い、Q1のベース・エミッタ
間電圧VBE1の温度による変動を補正するように働く。し
かし直流的な入力電圧の変動，直流的な負荷電流の変動
等によるV12の変動に対する帰還作用は第７図の例と全
く同様である。この場合、抵抗R2のかわりとしてnpnバ
イポーラトランジスタQ4,抵抗R5が用いられているが、
帰還量γはR2のかわりとしてQ4のコレクタから接地電位
までの動作点における等価抵抗R0を用いて議論すればよ
い。この場合、R0は比較的大きな抵抗値となるためγは
１に近づくが、目標の設定電圧値を得るためにはR1を大
とする必要がある。第７図，第８図の構成において、V
12の変化に対する13の電位V13の変化の代表的な例を第
９図に示す。Ａは帰還量γ＝の理想的な場合、Ｂは設定
出力電圧値を実現するために有限の抵抗分割比をもった
帰還がかけられた場合の例である。すなわち、設定電位
を得るには帰還量γを１に近づけることはできず、ま
た、大なるR1による帰還回路部の占有面積が増加すると
いう欠点があった。
（発明の目的） 本発明は上記の欠点を改善するために提案されたもの
で、その目的は、小型，低消費電力にして急激な負荷電
流変化に対する安定性を高めると同時に、直流的な出力
電圧の安定性も確保する点を解決した定電圧発生回路装
置を提供することにある。
で、その目的は、小型，低消費電力にして急激な負荷電
流変化に対する安定性を高めると同時に、直流的な出力
電圧の安定性も確保する点を解決した定電圧発生回路装
置を提供することにある。
（問題点を解決するための手段） 上記の目的を達成するため、本発明は同一半導体基板上
に、それぞれ複数個のｐチャネルエンハンスメント型MO
SFET,nチャネルエンハンスメント型MOSFET,npnバイポー
ラトランジスタ,pnpバイポーラトランジスタを搭載して
なる集積回路装置において、少なくとも１つ以上のnpn
バイポーラトランジスタを具備したエミッタ接地増幅素
子と、出力電圧の変動を検出し、該エミッタ接地増幅素
子に伝える帰還回路と、出力接点が、第１のpMOSFETの
ゲートに接続されるエミッタフォロア増幅器とを具備
し、該エミッタフォロア増幅器は第１のpMOSFETと第１
のnpnバイポーラトランジスタを含み、該第１のpMOSFET
のソース電極が該第１のnpnバイポーラトランジスタの
コレクタ電極に接続され、該第１のpMOSFETのドレイン
電極は該第１のnpnバイポーラトランジスタのベース電
極及び該エミッタ接地増幅素子の出力接点と接続され、
該第１のpMOSFETのゲート電極は該第１のnpnバイポーラ
トランジスタのエミッタに接続され、この接続点が定電
圧発生回路装置の出力端子を形成することを特徴とする
複合型半導体定電圧発生回路装置を発明の要旨とするも
のである。
に、それぞれ複数個のｐチャネルエンハンスメント型MO
SFET,nチャネルエンハンスメント型MOSFET,npnバイポー
ラトランジスタ,pnpバイポーラトランジスタを搭載して
なる集積回路装置において、少なくとも１つ以上のnpn
バイポーラトランジスタを具備したエミッタ接地増幅素
子と、出力電圧の変動を検出し、該エミッタ接地増幅素
子に伝える帰還回路と、出力接点が、第１のpMOSFETの
ゲートに接続されるエミッタフォロア増幅器とを具備
し、該エミッタフォロア増幅器は第１のpMOSFETと第１
のnpnバイポーラトランジスタを含み、該第１のpMOSFET
のソース電極が該第１のnpnバイポーラトランジスタの
コレクタ電極に接続され、該第１のpMOSFETのドレイン
電極は該第１のnpnバイポーラトランジスタのベース電
極及び該エミッタ接地増幅素子の出力接点と接続され、
該第１のpMOSFETのゲート電極は該第１のnpnバイポーラ
トランジスタのエミッタに接続され、この接続点が定電
圧発生回路装置の出力端子を形成することを特徴とする
複合型半導体定電圧発生回路装置を発明の要旨とするも
のである。
しかして本発明は、pMOSFETを使用することにより、小
型，低消費電力にして、急激な負荷電流変動に対するエ
ミッタフォロア増幅器の応答性を高め、かつ直流的にも
エミッタ接地増幅器のゲインを確保する、あるいは帰還
回路にpMOSFETを使用することにより帰還量γを１に近
づけて安定性を高めることを最も主要な特徴とする。従
来の技術とは、エミッタフォロア増幅器の抵抗を出力電
圧からゲートに帰還をかけたpMOSFETとすることによ
り、急激な負荷電流変動に伴う出力電圧の変動をすみや
かに該pMOSFETのゲートに帰還し、コレクタ接地npnバイ
ポーラトランジスタのベース電流を変化させることによ
って該パイボーラトラジスタの応答性を高め、かつ直流
的には該pMOSFETの飽和電流領域の特性を用いて等価的
な抵抗を高め、エミッタ接地増幅器のゲインを確保させ
る、あるいは帰還回路に用いたpMOSFETの抵抗の非線形
性を利用した構成とすることによって、エミッタ接地増
幅器への帰還量を１に近づけることによって安定性を高
めた点が異なる。
型，低消費電力にして、急激な負荷電流変動に対するエ
ミッタフォロア増幅器の応答性を高め、かつ直流的にも
エミッタ接地増幅器のゲインを確保する、あるいは帰還
回路にpMOSFETを使用することにより帰還量γを１に近
づけて安定性を高めることを最も主要な特徴とする。従
来の技術とは、エミッタフォロア増幅器の抵抗を出力電
圧からゲートに帰還をかけたpMOSFETとすることによ
り、急激な負荷電流変動に伴う出力電圧の変動をすみや
かに該pMOSFETのゲートに帰還し、コレクタ接地npnバイ
ポーラトランジスタのベース電流を変化させることによ
って該パイボーラトラジスタの応答性を高め、かつ直流
的には該pMOSFETの飽和電流領域の特性を用いて等価的
な抵抗を高め、エミッタ接地増幅器のゲインを確保させ
る、あるいは帰還回路に用いたpMOSFETの抵抗の非線形
性を利用した構成とすることによって、エミッタ接地増
幅器への帰還量を１に近づけることによって安定性を高
めた点が異なる。
次に本発明の実施例について説明する。
なお実施例は一つの例示であって、本発明の精神を逸脱
しない範囲で、種々の変更あるいは改良を行いうること
は言うまでもない。
しない範囲で、種々の変更あるいは改良を行いうること
は言うまでもない。
第１図は本発明の複合型半導体定電圧発生回路装置の第
１の実施例であって、図において、１はエミッタ接地増
幅素子、２は帰還回路、３はエミッタフォロア増幅器、
Q1,Q2はnpnバイポーラトランジスタ、R1、R2は抵抗素
子、M1はｐチャネルエンハンスメント型MOSFET、11は外
部より印加される直流電圧の入力端子、12は定電圧発生
回路の出力端子、13はエミッタ接地増幅素子の入力接
点、14はエミッタフォロア増幅器の入力接点である。
１の実施例であって、図において、１はエミッタ接地増
幅素子、２は帰還回路、３はエミッタフォロア増幅器、
Q1,Q2はnpnバイポーラトランジスタ、R1、R2は抵抗素
子、M1はｐチャネルエンハンスメント型MOSFET、11は外
部より印加される直流電圧の入力端子、12は定電圧発生
回路の出力端子、13はエミッタ接地増幅素子の入力接
点、14はエミッタフォロア増幅器の入力接点である。
しかして、エミッタフォロア増幅器３は第１のpMOSFETM
1と第１のnpnバイポーラトランジスタQ2を備え、pMOSFE
TM1のソース電極がnpnバイポーラトランジスタQ2のコレ
クタ電極に接続され、pMOSFETM1のドレイン電極はnpnバ
イポーラトランジスタQ2のベース電極及びエミッタ接地
増幅素子１の出力接点14と接続され、pMOSFETM1のゲー
ト電極はnpnバイポーラトランジスタQ2のエミッタに接
続され、この接続点が定電圧発生回路装置の出力端子12
を形成し、エミッタ接地増幅素子１内のバイポーラトラ
ンジスタQ1のエミッタは接地され、ベースは帰還回路２
を構成する直列抵抗R1,R2の接続点に接続され、抵抗R1
の一端は出力端子に接続され、抵抗R2の他端は接地され
ている。
1と第１のnpnバイポーラトランジスタQ2を備え、pMOSFE
TM1のソース電極がnpnバイポーラトランジスタQ2のコレ
クタ電極に接続され、pMOSFETM1のドレイン電極はnpnバ
イポーラトランジスタQ2のベース電極及びエミッタ接地
増幅素子１の出力接点14と接続され、pMOSFETM1のゲー
ト電極はnpnバイポーラトランジスタQ2のエミッタに接
続され、この接続点が定電圧発生回路装置の出力端子12
を形成し、エミッタ接地増幅素子１内のバイポーラトラ
ンジスタQ1のエミッタは接地され、ベースは帰還回路２
を構成する直列抵抗R1,R2の接続点に接続され、抵抗R1
の一端は出力端子に接続され、抵抗R2の他端は接地され
ている。
本発明の動作を説明するに当って第２図に示すpMOSFET
の静特性に着目する。ＣはpMOSFETM1の|VGS|を変化させ
た時のIDS−VDS特性群であり、pMOSFETM1のゲート・ソ
ース間電圧VGSはVGS＝V12＋V11、ドレイン・ソース間電
圧VDSはVDS＝V1Z＋VBE−V11となる。ここで、V11は11の
電位、V12は12の電位、VBEはトランジスタQ2のベース・
エミッタ間電圧である。従って、pMOSFETの閾値電圧を
−VTとすると、|VGS−VT|＝V11−V12−VTであり、VTV
BEであるからpMOSFETの動作点は第２図Ａに示したよう
な点にある。第２図Ｂは|VDS|＝|VGS−VT|となるpMOSFE
Tの線形領域と飽和領域特性の境界を示す。このように
動作点が設定されるから直流的なドレイン抵抗は大に確
保され、エミッタ接地増幅器のゲインは高められる。急
激な負荷電流の変化によって定電圧発生回路の出力電圧
V11が作動すると、過渡的に動作点Ａ′あるいはＡ″に
移動する。Ａ′はV12が減少した場合、Ａ″はV12が増加
した場合の過渡的な動作点である。このように動作点が
変化するから、V12の変化によってすみやかにpMOSFETの
ドレイン電流を変化させ、これはQ2のベース電流を制御
することになる。例えばV12が増加すると、ドレイン電
流が減少し、Q2のベース電流が小となり、V12が減少す
る。このように動作するから、その効果としては、定電
圧発生回路の直流的安定性を確保すると同時に急激な負
荷電流変化による出力電圧値の安定性を小型，低消費電
流な回路にして高めることができる。
の静特性に着目する。ＣはpMOSFETM1の|VGS|を変化させ
た時のIDS−VDS特性群であり、pMOSFETM1のゲート・ソ
ース間電圧VGSはVGS＝V12＋V11、ドレイン・ソース間電
圧VDSはVDS＝V1Z＋VBE−V11となる。ここで、V11は11の
電位、V12は12の電位、VBEはトランジスタQ2のベース・
エミッタ間電圧である。従って、pMOSFETの閾値電圧を
−VTとすると、|VGS−VT|＝V11−V12−VTであり、VTV
BEであるからpMOSFETの動作点は第２図Ａに示したよう
な点にある。第２図Ｂは|VDS|＝|VGS−VT|となるpMOSFE
Tの線形領域と飽和領域特性の境界を示す。このように
動作点が設定されるから直流的なドレイン抵抗は大に確
保され、エミッタ接地増幅器のゲインは高められる。急
激な負荷電流の変化によって定電圧発生回路の出力電圧
V11が作動すると、過渡的に動作点Ａ′あるいはＡ″に
移動する。Ａ′はV12が減少した場合、Ａ″はV12が増加
した場合の過渡的な動作点である。このように動作点が
変化するから、V12の変化によってすみやかにpMOSFETの
ドレイン電流を変化させ、これはQ2のベース電流を制御
することになる。例えばV12が増加すると、ドレイン電
流が減少し、Q2のベース電流が小となり、V12が減少す
る。このように動作するから、その効果としては、定電
圧発生回路の直流的安定性を確保すると同時に急激な負
荷電流変化による出力電圧値の安定性を小型，低消費電
流な回路にして高めることができる。
第３図は本発明の第２の実施例を示すものであって、図
において、１はエミッタ接続増幅素子、２は帰還回路、
３はエミッタフォロア増幅器、Q1,Q2,Q3,Q4はnpnバイポ
ーラトランジスタ、R4,R5は抵抗素子、M1,M2はｐチャネ
ルエンハンスメント型MOSFET、11は外部より印加される
直流電圧の入力端子、12は定電圧発生回路の出力端子、
13はエミッタ接地増幅素子の入力接点、14はエミッタフ
ォロア増幅器の入力接点である。この帰還回路２は、第
２のpMOSFETM2のソース電極が装置の出力端子12と接続
され、該FETのゲート電極及びドレイン電極が第２のnpn
バイポーラトランジスタQ4のコレクタ電極と接続され、
該トランジスタのエミッタ電極は抵抗R5を介して接地さ
れ、ベース電極は、一端が出力端子に接続されている第
１の抵抗R4の他端及びカソード端子が接地されている第
１のダイオードD3のアノード端子と接続されて構成され
ている。このような構造になっているから、帰還回路と
して温度補償機能は、従来技術と同様に、Q3,Q4のベー
ス・エミッタ間電位差△VBE,R5およびM2の等価的な抵抗
値を用いてQ1のベース・エミッタ間電圧VBE1の温度によ
る変動を補償している。本発明の動作を説明するに当っ
て第４図に示すQ4,M2の直流負荷特性に着目する。Ｃ′
はnpnバイポーラトランジスタQ4のベース電流を変化さ
せた時のコレクタ電流Ic−コレクタ・エミッタ間電圧V
CEの特性群であり、Ｆは出力電圧V12を得る時の動作点
であり、この時のノード13の電位がV13である。pMOSFET
M2はゲート・ソース間電圧VGS＝V13−V12,ドレイン・ソ
ース間電圧VDS＝V13−V12であり、|VGS−VT|＜|VDS|で
あるから、線形領域動作である。その時のドレインコン
ダクタンスgDSは|VGS|＞|VT|でgDS＝β|VT|で与えら
れ、βは で与えられる。ここで、μはpMOSFETの正孔移動度、Cox
はゲート容量、Ｌはゲート長、Ｗはゲート幅である。第
４図ＤはpMOSFETM2を用いた場合の負荷曲線であり、Ｅ
は従来技術におゆ抵抗R1を用いた場合の負荷直線であ
る。従来技術の抵抗を用いる場合、Q4の動作点Ｆに対
し、V12の出力設定電位を得るにはＦ点とV12を通る傾き
をもった抵抗値が必要となるのに対し、pMOSFETM2を用
いる場合は、Ｆ点とV12−|VT|を通る負荷にできるよう
ゲート幅Ｗを調整し低抵抗化を図ることができる。従っ
て、入力電圧V11の直流的な変化あるいは直流負荷電流
の変化等によりベース電流が変化し、これに伴いV12が
△V12だけ変化してV12′となると従来技術の抵抗を用い
ていた場合は動作点がＦ″に移動し、V13の変化量はQ4,
R5で構成される部分の等価的な抵抗R0とR1との比較で決
まる分の変動量△V13であるのに対し、M2を用いれば動
作点はＦ′に移動し、V13の変化量△V13は低抵抗化され
た分△V12△V13とすることができる。このように動作
するから、その効果として、V12の直流的な変化△V12に
対する帰還量γを１に近づけることができ、直流的な安
定性を増加させることができると共に、帰還回路の小型
化も図ることができる。
において、１はエミッタ接続増幅素子、２は帰還回路、
３はエミッタフォロア増幅器、Q1,Q2,Q3,Q4はnpnバイポ
ーラトランジスタ、R4,R5は抵抗素子、M1,M2はｐチャネ
ルエンハンスメント型MOSFET、11は外部より印加される
直流電圧の入力端子、12は定電圧発生回路の出力端子、
13はエミッタ接地増幅素子の入力接点、14はエミッタフ
ォロア増幅器の入力接点である。この帰還回路２は、第
２のpMOSFETM2のソース電極が装置の出力端子12と接続
され、該FETのゲート電極及びドレイン電極が第２のnpn
バイポーラトランジスタQ4のコレクタ電極と接続され、
該トランジスタのエミッタ電極は抵抗R5を介して接地さ
れ、ベース電極は、一端が出力端子に接続されている第
１の抵抗R4の他端及びカソード端子が接地されている第
１のダイオードD3のアノード端子と接続されて構成され
ている。このような構造になっているから、帰還回路と
して温度補償機能は、従来技術と同様に、Q3,Q4のベー
ス・エミッタ間電位差△VBE,R5およびM2の等価的な抵抗
値を用いてQ1のベース・エミッタ間電圧VBE1の温度によ
る変動を補償している。本発明の動作を説明するに当っ
て第４図に示すQ4,M2の直流負荷特性に着目する。Ｃ′
はnpnバイポーラトランジスタQ4のベース電流を変化さ
せた時のコレクタ電流Ic−コレクタ・エミッタ間電圧V
CEの特性群であり、Ｆは出力電圧V12を得る時の動作点
であり、この時のノード13の電位がV13である。pMOSFET
M2はゲート・ソース間電圧VGS＝V13−V12,ドレイン・ソ
ース間電圧VDS＝V13−V12であり、|VGS−VT|＜|VDS|で
あるから、線形領域動作である。その時のドレインコン
ダクタンスgDSは|VGS|＞|VT|でgDS＝β|VT|で与えら
れ、βは で与えられる。ここで、μはpMOSFETの正孔移動度、Cox
はゲート容量、Ｌはゲート長、Ｗはゲート幅である。第
４図ＤはpMOSFETM2を用いた場合の負荷曲線であり、Ｅ
は従来技術におゆ抵抗R1を用いた場合の負荷直線であ
る。従来技術の抵抗を用いる場合、Q4の動作点Ｆに対
し、V12の出力設定電位を得るにはＦ点とV12を通る傾き
をもった抵抗値が必要となるのに対し、pMOSFETM2を用
いる場合は、Ｆ点とV12−|VT|を通る負荷にできるよう
ゲート幅Ｗを調整し低抵抗化を図ることができる。従っ
て、入力電圧V11の直流的な変化あるいは直流負荷電流
の変化等によりベース電流が変化し、これに伴いV12が
△V12だけ変化してV12′となると従来技術の抵抗を用い
ていた場合は動作点がＦ″に移動し、V13の変化量はQ4,
R5で構成される部分の等価的な抵抗R0とR1との比較で決
まる分の変動量△V13であるのに対し、M2を用いれば動
作点はＦ′に移動し、V13の変化量△V13は低抵抗化され
た分△V12△V13とすることができる。このように動作
するから、その効果として、V12の直流的な変化△V12に
対する帰還量γを１に近づけることができ、直流的な安
定性を増加させることができると共に、帰還回路の小型
化も図ることができる。
第５図は本発明の第３の実施例であって、図において、
１はエミッタ接地増幅素子、２は帰還回路、３はエミッ
タフォロア増幅器、Q1,Q2,Q3,Q4はnpnバイポーラトラン
ジスタ、R5は抵抗素子、M1,M2,M3はｐチャネルエンハン
スメント型MOSFET、11は外部より印加される直流電圧の
入力端子、12は定電圧発生回路の出力端子、13はエミッ
タ接地増幅素子の入力接点、14はエミッタフォロア増幅
器の入力接点である。この帰還回路２は、第２のpMOSFE
TM2のソース電極が装置の出力端子12と接続され、FETM2
のドレイン電極はFETM2のゲート電極及び第２のnpnバイ
ポーラトランジスタQ4のコレクタ電極と接続され、トラ
ンジスタのエミッタ電極は抵抗R5を介して接地され、ベ
ース電極は第３のpMOSFETM3のドレイン電極及びカソー
ド端子が接地されている第１のダイオードD3のアノード
端子と接続され、第３のpMOSFETM3のソース電極は装置
の出力端子12に接続され、ゲート電極は第２のpMOSFETM
2のゲート電極と接続されて構成されている。このよう
な第４図における抵抗R4をｐチャネルエンハンスメント
FETM3に代えた構造になっているから、出力電圧の安定
性については第1,第２の実施例と同様な安定性を具備
し、npnパイボーラトランジスタQ3に供給する直流電流
をpMOSFETM3によって制御している。その効果として
は、動作点における消費電力の削減を従来技術の抵抗素
子R4を用いて行うとすると、抵抗値増加に伴う帰還回路
の占有面積増を招くのに対し、小型でかつ直流消費電力
の削減が可能となる点で改善があった。
１はエミッタ接地増幅素子、２は帰還回路、３はエミッ
タフォロア増幅器、Q1,Q2,Q3,Q4はnpnバイポーラトラン
ジスタ、R5は抵抗素子、M1,M2,M3はｐチャネルエンハン
スメント型MOSFET、11は外部より印加される直流電圧の
入力端子、12は定電圧発生回路の出力端子、13はエミッ
タ接地増幅素子の入力接点、14はエミッタフォロア増幅
器の入力接点である。この帰還回路２は、第２のpMOSFE
TM2のソース電極が装置の出力端子12と接続され、FETM2
のドレイン電極はFETM2のゲート電極及び第２のnpnバイ
ポーラトランジスタQ4のコレクタ電極と接続され、トラ
ンジスタのエミッタ電極は抵抗R5を介して接地され、ベ
ース電極は第３のpMOSFETM3のドレイン電極及びカソー
ド端子が接地されている第１のダイオードD3のアノード
端子と接続され、第３のpMOSFETM3のソース電極は装置
の出力端子12に接続され、ゲート電極は第２のpMOSFETM
2のゲート電極と接続されて構成されている。このよう
な第４図における抵抗R4をｐチャネルエンハンスメント
FETM3に代えた構造になっているから、出力電圧の安定
性については第1,第２の実施例と同様な安定性を具備
し、npnパイボーラトランジスタQ3に供給する直流電流
をpMOSFETM3によって制御している。その効果として
は、動作点における消費電力の削減を従来技術の抵抗素
子R4を用いて行うとすると、抵抗値増加に伴う帰還回路
の占有面積増を招くのに対し、小型でかつ直流消費電力
の削減が可能となる点で改善があった。
第６図は本発明の第４の実施例であって、図において、
１はエミッタ接地増幅素子、２は帰還回路、３はエミッ
タフォロア増幅器、Q1,Q2はnpnバイポーラトランジス
タ、R1,R2は抵抗素子、M1はｐチャネルエンハンスメン
ト型MOSFET、11は外部より印加される直流電圧の入力端
子、12は定電圧発生回路の出力端子、13はエミッタ接地
増幅素子の入力接点、14はエミッタフォロア増幅器の入
力接点である。
１はエミッタ接地増幅素子、２は帰還回路、３はエミッ
タフォロア増幅器、Q1,Q2はnpnバイポーラトランジス
タ、R1,R2は抵抗素子、M1はｐチャネルエンハンスメン
ト型MOSFET、11は外部より印加される直流電圧の入力端
子、12は定電圧発生回路の出力端子、13はエミッタ接地
増幅素子の入力接点、14はエミッタフォロア増幅器の入
力接点である。
しかして、エミッタフォロア増幅器３は第１のpMOSFETM
1と第１のnpnバイポーラトランジスタQ2を備え、pMOSFE
TM1のソース電極がnpnバイポーラトランジスタQ2のコレ
クタ電極に接続され、pMOSFETM1のゲート電極はnpnバイ
ポーラトランジスタQ2のベース電極及びエミッタ接地増
幅素子１の入力接点14と接続され、npnバイポーラトラ
ンジスタQ2のエミッタが定電圧発生回路装置の出力端子
12を形成し、エミッタ接地増幅素子１内のバイポーラト
ランジスタQ1のエミッタは接地され、ベースは帰還回路
２を構成する直流抵抗R1,R2の接続点に接続され、抵抗R
1の一端は出力端子に接続され、抵抗R2の他端は接地さ
れている。
1と第１のnpnバイポーラトランジスタQ2を備え、pMOSFE
TM1のソース電極がnpnバイポーラトランジスタQ2のコレ
クタ電極に接続され、pMOSFETM1のゲート電極はnpnバイ
ポーラトランジスタQ2のベース電極及びエミッタ接地増
幅素子１の入力接点14と接続され、npnバイポーラトラ
ンジスタQ2のエミッタが定電圧発生回路装置の出力端子
12を形成し、エミッタ接地増幅素子１内のバイポーラト
ランジスタQ1のエミッタは接地され、ベースは帰還回路
２を構成する直流抵抗R1,R2の接続点に接続され、抵抗R
1の一端は出力端子に接続され、抵抗R2の他端は接地さ
れている。
このような構造になっているから、M1は線形領域の動作
を行い、gDS＝β|VT|なるコンダクタンスを有する抵抗
として働く。抵抗値はM1のゲート幅Ｗによって調整可能
である。その効果としては、直流的な消費電力削減，直
流的な安定性増加に必要となる高抵抗を小占有面積で実
現できる。
を行い、gDS＝β|VT|なるコンダクタンスを有する抵抗
として働く。抵抗値はM1のゲート幅Ｗによって調整可能
である。その効果としては、直流的な消費電力削減，直
流的な安定性増加に必要となる高抵抗を小占有面積で実
現できる。
尚、本発明の実施例においてエミッタフォロア増幅器，
エミッタ接地増幅器においてダーリントン接続，ダイオ
ードシリーズ接続等の構成をとっても同様な効果を有す
ることは明らかである。
エミッタ接地増幅器においてダーリントン接続，ダイオ
ードシリーズ接続等の構成をとっても同様な効果を有す
ることは明らかである。
（発明の効果） 以上説明したように、本実施例の定電圧発生回路は、pM
OSFETの特性を利用することにより、npnバイポーラトラ
ンジスタのバイアス電流を供給し、小型，低消費電力に
して直流的な安定性，急激な負荷電流の変化に対する応
答性を向上させているから、外部より供給された電源電
圧をより低い電圧に変換し、CMOSで構成された回路の電
源電圧として利用すると、低電源電圧動作によるCMOS回
路の低消費電力性向上，耐圧上のマージン緩和によりCM
OS微細化が可能となるため、CMOS回路の高速化が図れる
という効果がある。
OSFETの特性を利用することにより、npnバイポーラトラ
ンジスタのバイアス電流を供給し、小型，低消費電力に
して直流的な安定性，急激な負荷電流の変化に対する応
答性を向上させているから、外部より供給された電源電
圧をより低い電圧に変換し、CMOSで構成された回路の電
源電圧として利用すると、低電源電圧動作によるCMOS回
路の低消費電力性向上，耐圧上のマージン緩和によりCM
OS微細化が可能となるため、CMOS回路の高速化が図れる
という効果がある。
第１図は本発明の複合型半導体定電圧発生回路装置の第
１の実施例回路図、第２図は本発明のエミッタフォロア
増幅器，エミッタ接地増幅素子に使用するpMOSFETの動
作を説明するための図、第３図は本発明の第２の実施例
回路図、第４図は本発明の帰還回路の動作を説明するた
めの図、第５図は本発明の第３の実施例回路図、第６図
は本発明の第４の実施例回路図、第７図はエミッタ接地
増幅素子，エミッタフォロア増幅器，帰還回路を備えた
従来の定電圧発生回路装置、第８図は帰還回路に温度補
償機能を具備した従来の定電圧発生回路装置、第９図は
従来技術の定電圧発生回路装置の帰還量を説明するため
の図を示す。 １……エミッタ接地増幅素子 ２……帰還回路 ３……エミッタフォロア増幅器 11……外部より印加される直流電圧の入力端子 12……定電圧発生回路の出力端子 13……エミッタ接地増幅素子の入力接点 14……エミッタフォロア増幅器の入力接点 Q1,Q2,Q3,Q4……npnバイポーラトランジスタ R1,R2,R3,R4,R5……抵抗素子 M1,M2,M3,M4……ｐチャネルエンハンスメント型MOSFET
１の実施例回路図、第２図は本発明のエミッタフォロア
増幅器，エミッタ接地増幅素子に使用するpMOSFETの動
作を説明するための図、第３図は本発明の第２の実施例
回路図、第４図は本発明の帰還回路の動作を説明するた
めの図、第５図は本発明の第３の実施例回路図、第６図
は本発明の第４の実施例回路図、第７図はエミッタ接地
増幅素子，エミッタフォロア増幅器，帰還回路を備えた
従来の定電圧発生回路装置、第８図は帰還回路に温度補
償機能を具備した従来の定電圧発生回路装置、第９図は
従来技術の定電圧発生回路装置の帰還量を説明するため
の図を示す。 １……エミッタ接地増幅素子 ２……帰還回路 ３……エミッタフォロア増幅器 11……外部より印加される直流電圧の入力端子 12……定電圧発生回路の出力端子 13……エミッタ接地増幅素子の入力接点 14……エミッタフォロア増幅器の入力接点 Q1,Q2,Q3,Q4……npnバイポーラトランジスタ R1,R2,R3,R4,R5……抵抗素子 M1,M2,M3,M4……ｐチャネルエンハンスメント型MOSFET
Claims (4)
- 【請求項１】同一半導体基板上に、それぞれ複数個のｐ
チャネルエンハンスメント型MOSFET,nチャネルエンハン
スメント型MOSFET,npnバイポーラトランジスタ,pnpバイ
ポーラトランジスタを搭載してなる集積回路装置におい
て、少なくとも１つ以上のnpnバイポーラトランジスタ
を具備したエミッタ接地増幅素子と、出力電圧の変動を
検出し、該エミッタ接地増幅素子に伝える帰還回路と、
出力接点が、第１のpMOSFETのゲートに接続されるエミ
ッタフォロア増幅器とを具備し、該エミッタフォロア増
幅器は第１のpMOSFETと第１のnpnバイポーラトランジス
タを含み、該第１のpMOSFETのソース電極が第１のnpnバ
イポーラトランジスタのコレクタ電極に接続され、該第
１のpMOSFETのドレイン電極は該第１のnpnバイポーラト
ランジスタのベース電極及び該エミッタ接地増幅素子の
出力接点と接続され、該第１のpMOSFETのゲート電極は
該第１のnpnバイポーラトランジスタのエミッタに接続
され、この接続点が定電圧発生回路装置の出力端子を形
成することを特徴とする複合型半導体定電圧発生回路装
置。 - 【請求項２】同一半導体基板上に、それぞれ複数個のｐ
チャネルエンハンスメント型MOSFET,nチャネルエンハン
スメント型MOSFET,npnバイポーラトランジスタ,pnpバイ
ポーラトランジスタを搭載してなる集積回路装置におい
て、少なくとも１つ以上のnpnバイポーラトランジスタ
を具備したエミッタ接地増幅素子と、出力電圧の変動を
検出し、該エミッタ接地増幅素子に伝える帰還回路と、
エミッタフォロア増幅器とを具備し、該エミッタフォロ
ア増幅器は第１のpMOSFETと第１のnpnバイポーラトラン
ジスタを含み、該第１のpMOSFETのソース電極が該第１
のnpnバイポーラトランジスタのコレクタ電極に接続さ
れ、該第１のpMOSFETのゲート電極及びドレイン電極は
互いに接続されて、該第１のnpnバイポーラトランジス
タのベース電極に接続され、該第１のnpnバイポーラト
ランジスタのエミッタ電極は装置の出力端子に接続さ
れ、かつ該第１のpMOSFETのゲート電極はエミッタ接地
増幅素子を構成するバイポーラトランジスタのコレクタ
電極に接続され、該バイポーラトランジスタのエミッタ
電極は接地され、ベース電極は、一端が接地され、他端
が装置の出力端子に接続されている直列抵抗の接続点に
接続されていることを特徴とする複合型半導体定電圧発
生回路装置。 - 【請求項３】帰還回路は、第２のpMOSFETのソース電極
が出力端子と接続され、該FETのゲート電極及びドレイ
ン電極が第２のnpnバイポーラトランジスタのコレクタ
電極と接続され、該トランジスタのエミッタ電極は抵抗
を介して接地され、該トランジスタのベース電極は、一
端が出力端子に接続されている第１の抵抗の他端及びカ
ソード端子が接地されている第１のダイオードのアノー
ド端子と接続されていることを特徴とする特許請求の範
囲第１項記載の複合型半導体定電圧発生回路装置。 - 【請求項４】帰還回路は、第２のpMOSFETのソース電極
が装置の出力端子と接続され、該FETのドレイン電極は
該FETのゲート電極及び第２のnpnバイポーラトランジス
タのコレクタ電極と接続され、該トランジスタのエミッ
タ電極は抵抗を介して接地され、該トランジスタのベー
ス電極は第３のpMOSFETのドレイン電極及びカソード端
子が接地されている第１のダイオードのアノード端子と
接続され、該第３のpMOSFETのソース電極は装置の出力
端子に接続され、ゲート電極は該第２のpMOSFETのゲー
ト電極と接続されていることを特徴とする特許請求の範
囲第１項記載の複合型半導体定電圧発生回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115899A JPH0760975B2 (ja) | 1987-05-14 | 1987-05-14 | 複合型半導体定電圧発生回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115899A JPH0760975B2 (ja) | 1987-05-14 | 1987-05-14 | 複合型半導体定電圧発生回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63281505A JPS63281505A (ja) | 1988-11-18 |
| JPH0760975B2 true JPH0760975B2 (ja) | 1995-06-28 |
Family
ID=14673959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62115899A Expired - Fee Related JPH0760975B2 (ja) | 1987-05-14 | 1987-05-14 | 複合型半導体定電圧発生回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760975B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288817A (ja) * | 2007-05-16 | 2008-11-27 | Nippon Telegr & Teleph Corp <Ntt> | 広帯域低雑音増幅器 |
| JP2013236271A (ja) * | 2012-05-09 | 2013-11-21 | Nippon Telegr & Teleph Corp <Ntt> | 可変利得増幅器、及び増幅回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3847756B2 (ja) | 2004-02-25 | 2006-11-22 | 松下電器産業株式会社 | 高周波増幅回路 |
| JPWO2014200027A1 (ja) * | 2013-06-12 | 2017-02-23 | シャープ株式会社 | 電圧発生回路 |
| JPWO2014208339A1 (ja) * | 2013-06-27 | 2017-02-23 | シャープ株式会社 | 電圧発生回路 |
-
1987
- 1987-05-14 JP JP62115899A patent/JPH0760975B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288817A (ja) * | 2007-05-16 | 2008-11-27 | Nippon Telegr & Teleph Corp <Ntt> | 広帯域低雑音増幅器 |
| US8004363B2 (en) | 2007-05-16 | 2011-08-23 | Nippon Telegraph And Telephone Corporation | Wideband low-noise amplifier |
| JP2013236271A (ja) * | 2012-05-09 | 2013-11-21 | Nippon Telegr & Teleph Corp <Ntt> | 可変利得増幅器、及び増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63281505A (ja) | 1988-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |