JPH0762879B2 - Alarm controller - Google Patents
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- JPH0762879B2 JPH0762879B2 JP60001932A JP193285A JPH0762879B2 JP H0762879 B2 JPH0762879 B2 JP H0762879B2 JP 60001932 A JP60001932 A JP 60001932A JP 193285 A JP193285 A JP 193285A JP H0762879 B2 JPH0762879 B2 JP H0762879B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、警報制御装置に関する。特に、計算機を含む
情報処理装置に適用し、複数の警報源からの単一または
複数同時に発生した警報に対する断続鳴動制御方式に関
するものである。The present invention relates to an alarm control device. In particular, the invention relates to an intermittent ringing control method applied to an information processing apparatus including a computer and for a single alarm or a plurality of alarms simultaneously generated from a plurality of alarm sources.
本発明は、ｎ個（ｎは２以上の整数）の警報源を有する
警報制御装置において、 ｎ個の警報源の組合せにそれぞれ対応する断続信号を出
力して警報装置を断続鳴動させることにより、 複数の警報が同時に発生しても容易にかつ迅速に発生源
を確認することができるようにしたものである。According to the present invention, in an alarm control device having n alarm sources (n is an integer of 2 or more), by outputting an intermittent signal corresponding to each combination of n alarm sources to cause the alarm device to ring intermittently, Even if a plurality of alarms occur at the same time, the source of the alarm can be confirmed easily and quickly.
従来は、計算機を含む情報処理装置に警報が出ると警報
装置が連続鳴動、またはある一定パターンの断続鳴動す
ることにより警報を通知していた。Conventionally, when an alarm is issued to an information processing device including a computer, the alarm device continuously sounds or intermittently sounds a certain fixed pattern to notify the alarm.
先行出願 特願昭59−140070 〔発明が解決しようとする問題点〕 しかし、このような方法では、複数の警報源を入力とす
る警報制御装置で、警報が発生する毎に表示ランプなど
によりいずれの警報源からのものかを確認する必要があ
るために、障害装置の迅速な障害対応および保守が行え
ない欠点があった。また複数の警報が同時発生するか、
または第一の警報を抑止する前に第二の警報が発生した
場合などは、ランプ表示などを確認するまでは複数の警
報発生に気がつかない欠点があった。Prior Application Japanese Patent Application No. Sho 59-140070 [Problems to be Solved by the Invention] However, in such a method, an alarm control device having a plurality of alarm sources as an input causes an alarm lamp or the like to be used every time an alarm occurs. Since it is necessary to confirm whether or not the alarm source is from the alarm source, there is a drawback in that the faulty device cannot be promptly responded to and maintained. Also, if multiple alarms occur simultaneously,
Alternatively, when the second alarm is issued before the first alarm is suppressed, there is a drawback that a plurality of alarms are not noticed until the lamp display is confirmed.
本発明は上記の欠点を解決するもので、障害装置の迅速
な障害対応処理および保守ができ、かつ、複数警報の同
時発生に対しても容易に迅速に発生源を認識できる障害
対応処置および保守性の優れた警報制御装置を提供する
ことを目的とする。The present invention solves the above-mentioned drawbacks, and the fault handling measures and the maintenance capable of prompt fault handling processing and maintenance of the faulty device and easily and quickly recognizing the source even when a plurality of alarms occur simultaneously. An object of the present invention is to provide an alarm control device having excellent performance.
本発明は、警報信号を発生する警報源に接続されるｎ個
（ｎは２以上の整数）の入力端子と、外部の警報装置に
接続される出力端子と、該入力端子の信号を編集して該
出力端子に出力する制御手段とを備えた警報制御装置に
おいて、 前記制御手段に、 前記ｎ個の入力端子に対応する断続信号を出力する断続
制御手段と、 前記入力端子の信号をそれぞれ保持するレジスタと、 このレジスタの出力信号とそれに対応する前記断続信号
との論理積をそれそれ演算する複数の第一の論理積回路
と、 これら複数の第一の論理積回路の出力信号の論理和を演
算する第一の論理和回路と、 前記入力端子の信号とそれに対応する前記レジスタとの
論理積を演算する複数の第二の論理積回路と、 これら複数の第二の論理積回路の出力信号の論理和を演
算する第二の論理和回路と、 セット端子には前記第二の論理和回路の出力を入力しリ
セット端子にはリセットスイッチの出力信号を入力して
なる第一のフリップフロップと、 前記第一の論理和回路および前記第一のフリップフロッ
プの出力信号の論理積を演算して前記出力端子に与える
第三の論理積回路と、 前記複数の警報信号の否定論理和を演算する第一の否定
論理和回路と前記複数のレジスタの出力信号の否定論理
和を演算する第二の否定論理和回路と前記リセットスイ
ッチからの信号および該第二の否定論理和回路の出力信
号をそれぞれセット入力端子およびリセット入力端子に
入力する第二のフリップフロップと該第一の否定論理和
回路の出力信号および該第二のフリップフロップの出力
信号を入力して論理積演算を行う第四の論理積回路とを
設け、前記リセットスイッチの押し下げにより警報を抑
止している間に警報源が正常に復帰した場合、前記複数
の警報信号を保持している前記複数のレジスタのリセッ
ト入力端子に該第四の論理積回路の出力信号を供給して
該複数のレジスタをリセットし前記第二の否定論理和回
路の出力信号を前記第二のフリップフロップのリセット
端子に入力して前記第二のフリップフロップをリセット
する初期化手段とを備える。The present invention compiles n (n is an integer of 2 or more) input terminals connected to an alarm source for generating an alarm signal, an output terminal connected to an external alarm device, and a signal of the input terminal. An alarm control device comprising: a control means for outputting the signal to the output terminal, and an interrupt control means for outputting an intermittent signal corresponding to the n input terminals to the control means; and a signal for the input terminal, respectively. Register, a plurality of first AND circuits for calculating the logical product of the output signal of the register and the corresponding intermittent signal, and the logical sum of the output signals of the plurality of first AND circuits. A plurality of second AND circuits for calculating a logical product of the signal of the input terminal and the corresponding register, and outputs of the plurality of second AND circuits. Calculate the logical sum of signals A second OR circuit, a first flip-flop having a set terminal to which the output of the second OR circuit is input, and a reset terminal to which the output signal of the reset switch is input; A third AND circuit for calculating the logical product of the output signals of the sum circuit and the first flip-flop and giving it to the output terminal; and a first negative logical sum for calculating the negative logical sum of the plurality of alarm signals. Circuit and a second NOR circuit for calculating the NOR of the output signals of the plurality of registers, a signal from the reset switch, and an output signal of the second NOR circuit, a set input terminal and a reset input, respectively. A fourth logical product circuit that inputs a second flip-flop input to a terminal, an output signal of the first NOR circuit, and an output signal of the second flip-flop to perform a logical product operation When the alarm source returns to normal while the alarm is suppressed by pressing down the reset switch, the fourth input signal is input to the reset input terminals of the plurality of registers holding the plurality of alarm signals. The output signal of the AND circuit is supplied to reset the plurality of registers, and the output signal of the second NOR circuit is input to the reset terminal of the second flip-flop to reset the second flip-flop. And an initialization means for
本発明は、断続制御手段でｎ個の入力端子にそれぞれ対
応する断続信号を発生する。入力端子の信号をレジスタ
で保持し、第一の論理積回路でレジスタの出力信号とそ
れに対応する断続信号の論理積を演算して、入力端子に
対応して断続する信号を出力する。さらに、第一の論理
和回路でこの断続する信号を論理和を演算して入力端子
の組合せに対応して断続する信号を出力する。第二の論
理和回路で警報信号の論理和を演算した信号と上記の入
力端子の組合せに対応して断続する信号との論理積を第
二の論理積回路で演算して出力し、警報装置を断続鳴動
することにより、警報源を容易にかつ迅速に確認するこ
とができる。また、警報装置が鳴動したときに警報信号
が入力したままでもその鳴動を抑止でき、長時間警報が
鳴動し続けることはない。In the present invention, the intermittent control means generates intermittent signals corresponding to the n input terminals. The signal of the input terminal is held in the register, the first AND circuit calculates the logical product of the output signal of the register and the corresponding intermittent signal, and outputs the intermittent signal corresponding to the input terminal. Further, the first logical sum circuit calculates the logical sum of these intermittent signals and outputs the intermittent signal corresponding to the combination of the input terminals. An alarm device that calculates the logical product of the signal obtained by calculating the logical sum of the alarm signals by the second logical sum circuit and the intermittent signal corresponding to the combination of the above input terminals by the second logical product circuit and outputs By sounding intermittently, the alarm source can be confirmed easily and quickly. Further, even if an alarm signal is still input when the alarm device sounds, the alarm can be suppressed and the alarm does not continue to sound for a long time.
本発明の実施例について図面を参照して説明する。 Embodiments of the present invention will be described with reference to the drawings.
第１図は本発明一実施例警報制御装置のブロック構成図
である。第１図において、警報源１〜４から入力端子
１′〜４′を介して警報信号101〜104がそれぞれ警報前
縁検出回路11〜14の入力に接続される。FIG. 1 is a block diagram of an alarm control device according to an embodiment of the present invention. In FIG. 1, alarm signals 101-104 are connected from alarm sources 1-4 through input terminals 1'-4 'to the inputs of alarm leading edge detection circuits 11-14, respectively.
ここで本発明の特徴とするところは、一点鎖線で囲む警
報源に対応する断続信号制御部分である。警報前縁検出
回路11〜14から警報前縁信号111〜114がそれぞれ警報保
持レジスタ21〜24のセット入力Ｓおよび論理積回路31〜
34の一方の入力に接続される。警報保持レジスタ21〜24
の出力信号121〜124がそれぞれ上記論理積回路31〜34の
他の入力に接続される。論理積回路31〜34の出力信号13
1〜134がそれぞれ論理和回路40の入力に接続される。警
報保持レジスタ21〜24の出力信号121〜124は分岐されて
論理積回路41〜44の一方の入力に接続される。論理和回
路40の出力信号140がフリップフロップ50のセット入力
Ｓに接続される。断続制御回路75から警報源１〜４に対
応するパターンで断続する出力信号175、275、375、475
がそれぞれ上記論理積回路41〜44の他の入力に接続され
る。論理積回路41〜44から警報源１〜４に対応するパタ
ーンで断続する出力信号がそれぞれ論理和回路51に接続
される。論理和回路40の出力信号140がフリップフロッ
プ50のセット入力Ｓに接続される。フリップフロップ50
の出力信号150および論理和回路51の出力信号151はそれ
ぞれ論理積回路52の入力に接続される。論理積回路52か
ら各警報源１〜４の組合せに対応してそれぞれ異なった
パターンで断続する出力信号152が出力端子60を介して
警報装置61に接続される。警報装置61は警報源を容易に
認識できる断続鳴動をする。Here, the feature of the present invention is the intermittent signal control portion corresponding to the alarm source surrounded by the alternate long and short dash line. The alarm leading edge signals 111 to 114 from the alarm leading edge detection circuits 11 to 14 are set inputs S of the alarm holding registers 21 to 24 and the AND circuit 31 to.
Connected to one input of 34. Alarm holding register 21-24
Output signals 121-124 are connected to the other inputs of the AND circuits 31-34, respectively. Output signal 13 of AND circuits 31 to 34
1-134 are connected to the inputs of the OR circuit 40, respectively. The output signals 121-124 of the alarm holding registers 21-24 are branched and connected to one input of the AND circuits 41-44. The output signal 140 of the OR circuit 40 is connected to the set input S of the flip-flop 50. Output signals 175, 275, 375, 475 which are intermittently output from the intermittent control circuit 75 in a pattern corresponding to the alarm sources 1 to 4.
Are connected to the other inputs of the AND circuits 41 to 44, respectively. Output signals intermittently connected in a pattern corresponding to the alarm sources 1 to 4 from the logical product circuits 41 to 44 are connected to the logical sum circuit 51, respectively. The output signal 140 of the OR circuit 40 is connected to the set input S of the flip-flop 50. Flip flop 50
And the output signal 151 of the OR circuit 51 are connected to the inputs of the AND circuit 52, respectively. An output signal 152 which is intermittent in a different pattern from the AND circuit 52 corresponding to each combination of the alarm sources 1 to 4 is connected to the alarm device 61 via the output terminal 60. The alarm device 61 makes an intermittent sound so that the alarm source can be easily recognized.
リセットスイッチ80を押下するとリセットスイッチ80の
出力信号180がフリップフロップ50のリセット入力Ｒに
接続され、フリップフロップ50はリセットされ論理積回
路52により警報は抑止される。When the reset switch 80 is pressed, the output signal 180 of the reset switch 80 is connected to the reset input R of the flip-flop 50, the flip-flop 50 is reset and the AND circuit 52 suppresses the alarm.
入力端子１′〜４′に入力された警報源１〜４からの警
報信号101〜104はそれぞれ分岐されて否定論理和回路71
の入力に接続され、警報信号101〜104が全て「０」のと
き否定論理和回路71の出力信号171は「１」となる。リ
セットスイッチ80の出力信号180はまたフリップフロッ
プ72のセット入力Ｓに接続され、フリップフロップ72は
セットされる。フリップフロップ72の出力信号172およ
び否定論理和回路71の出力信号171は論理積回路73の入
力にそれぞれ接続される。論理積回路73の出力信号173
は警報保持レジスタ21〜24のリセット入力Ｒに接続さ
れ、警報保持レジスタ21〜24はリセットされる。The alarm signals 101 to 104 from the alarm sources 1 to 4 which are input to the input terminals 1'to 4'are respectively branched to be the NOR circuit 71.
When all of the alarm signals 101 to 104 are "0", the output signal 171 of the NOR circuit 71 becomes "1". The output signal 180 of the reset switch 80 is also connected to the set input S of the flip-flop 72, which sets the flip-flop 72. The output signal 172 of the flip-flop 72 and the output signal 171 of the NOR circuit 71 are connected to the inputs of the AND circuit 73, respectively. Output signal 173 of AND circuit 73
Is connected to the reset input R of the alarm holding registers 21-24, and the alarm holding registers 21-24 are reset.
警報保持レジスタ21〜24の出力信号121〜124はそれぞれ
分岐されて否定論理和回路74の入力に接続される。出力
信号121〜124が全て「０」のとき、否定論理和回路74の
出力信号174は「１」となる。出力信号174はフリップフ
ロップ72のリセット入力Ｒに接続され、出力信号171は
論理積回路73により抑止され、警報保持レジスタ21〜24
は動作可能状態になる。The output signals 121 to 124 of the alarm holding registers 21 to 24 are respectively branched and connected to the inputs of the NOR circuit 74. When all the output signals 121 to 124 are "0", the output signal 174 of the NOR circuit 74 becomes "1". The output signal 174 is connected to the reset input R of the flip-flop 72, the output signal 171 is suppressed by the AND circuit 73, and the alarm holding registers 21 to 24.
Is ready for operation.
このような構成の警報制御装置の動作について説明す
る。第２図は本発明の警報制御装置の断続制御回路の出
力信号波形のタイムチャートである。第２図に示す符号
は、第１図に示す「×」印の部分の信号波形を示す。The operation of the alarm control device having such a configuration will be described. FIG. 2 is a time chart of the output signal waveform of the intermittent control circuit of the alarm control device of the present invention. The reference numerals shown in FIG. 2 indicate the signal waveforms of the portion marked with "x" shown in FIG.
第１図において、まず警報源１から警報が発生したと仮
定すれば、警報信号101は警報前縁検出回路11に供給さ
れ、この警報前縁検出回路11により警報信号の前縁が検
出され、警報前縁信号111として警報保持レジスタ21に
供給される。警報前縁信号111は警報保持レジスタ21を
セットし、レジスタ21の出力121と警報前縁信号111は論
理積回路31で論理積されてその出力信号131は論理和回
路40に供給される。In FIG. 1, assuming that an alarm is generated from the alarm source 1, the alarm signal 101 is supplied to the alarm leading edge detection circuit 11, and the leading edge of the alarm signal is detected by the alarm leading edge detection circuit 11. The alarm leading edge signal 111 is supplied to the alarm holding register 21. The alarm leading edge signal 111 sets the alarm holding register 21, the output 121 of the register 21 and the alarm leading edge signal 111 are logically ANDed by the logical AND circuit 31, and the output signal 131 is supplied to the OR circuit 40.
一方、警報保持レジスタ21の出力121と断続制御回路75
の出力信号175は論理積回路41で論理積されてその出力
信号141は論理和回路51に供給される。On the other hand, the output 121 of the alarm holding register 21 and the intermittent control circuit 75
Output signal 175 is ANDed in the AND circuit 41, and the output signal 141 is supplied to the OR circuit 51.
同様の回路が警報源１〜４について４系統構成され、そ
れぞれ論理和回路40および51の入力に接続されている。Similar circuits are configured in four systems for the alarm sources 1 to 4 and are connected to the inputs of the OR circuits 40 and 51, respectively.
論理和回路40の出力信号140はフリップフロップ50に供
給されフリップフロップ50をセットする。フリップフロ
ップ50の出力信号150と論理和回路51の出力信号151とは
論理積回路52で論理積され、その出力信号152は出力端
子60を介して警報装置61に供給され警報装置61が断続鳴
動するように構成される。The output signal 140 of the OR circuit 40 is supplied to the flip-flop 50 to set the flip-flop 50. The output signal 150 of the flip-flop 50 and the output signal 151 of the OR circuit 51 are logically ANDed by the AND circuit 52, and the output signal 152 is supplied to the alarm device 61 via the output terminal 60 and the alarm device 61 sounds intermittently. To be configured.
警報装置61が断続鳴動したときこれを抑止するには、リ
セットスイッチ80を一時的に押せば、フリップフロップ
50にリセット信号180が送られ、断続鳴動は停止する。
リセットスイッチ80から手を離すと、リセット信号180
はなくなるが、フリップフロップ50はリセット状態のま
まになる。なお、このときに警報信号101が解除されて
なくとも、警報前縁信号111は存在しないので論理積ゲ
ート31は信号131を出力せず、したがってセットするこ
とはない。このように警報が抑止された状態で他の警報
源２〜４の何れかが警報信号102〜104を発生すると上記
同様の動作で再び警報装置61を断続鳴動させることがで
きる、このとき断続制御回路75の出力信号175、275、37
5および475が第２図に示すように警報源１〜４に対応し
て異なっているので断続鳴動パターンを聴いただけで警
報源を容易に認識できる。If you want to prevent the alarm device 61 from sounding intermittently, you can temporarily press the reset switch 80 to turn on the flip-flop.
A reset signal 180 is sent to 50 and the intermittent ringing stops.
When you release the reset switch 80, the reset signal 180
However, the flip-flop 50 remains in the reset state. Even if the alarm signal 101 is not released at this time, since the alarm leading edge signal 111 does not exist, the logical product gate 31 does not output the signal 131 and therefore is not set. When any of the other alarm sources 2 to 4 generates the alarm signals 102 to 104 while the alarm is suppressed in this way, the alarm device 61 can be made to ring again and again by the same operation as described above. Output signal of circuit 75 175, 275, 37
Since 5 and 475 are different corresponding to the alarm sources 1 to 4 as shown in FIG. 2, the alarm source can be easily recognized only by listening to the intermittent ringing pattern.
さらにこの鳴動を抑止するには上記同様リセットスイッ
チ80を押せばよい。また、警報源１〜４の複数個が同時
に警報を発生した場合には、第２図の断続鳴動パターン
E1〜E11に示すように各々異なった鳴動パターンとなり
これを聴いただけで複数の警報源を認識することができ
る。Further, in order to suppress this ringing, the reset switch 80 may be pressed as described above. When a plurality of alarm sources 1 to 4 simultaneously generate alarms, the intermittent ringing pattern of FIG.
E 1 become respectively different ringing pattern as shown in to E 11 can recognize a plurality of alarm sources just listening to it.
次に警報源１〜４の１個以上が動作後にすべての警報信
号101〜104が解除された場合の動作を説明する。まず警
報源１〜４の警報信号101〜104の全てが論理「０」にな
る。このために、否定論理和回路71の出力信号171は論
理「１」になる。また、フリップフロップ72の出力信号
172はリセットスイッチ80の押下により論理「１」にな
るので、論理積回路73の出力信号173は論理「１」とな
る。したがってすでに警報前縁信号111〜114のいずれか
を記憶している警報保持レジスタ21〜24がすべてクリア
され、警報保持レジスタ21〜24の出力信号121〜124が全
て論理「０」となる。この結果、否定論理和回路74の出
力信号174が論理「１」となり、フリップフロップ72を
クリアする。上記の動作により論理積回路73の出力信号
173が論理「０」となり、警報保持レジスタ21〜24が動
作可能状態となり、新規警報信号に対して受け入れ体制
が整うことになる。Next, the operation when all of the alarm signals 101 to 104 are released after the operation of one or more of the alarm sources 1 to 4 will be described. First, all of the alarm signals 101-104 of the alarm sources 1-4 become logic "0". Therefore, the output signal 171 of the NOR circuit 71 becomes a logic "1". Also, the output signal of the flip-flop 72
The logic level of 172 becomes "1" when the reset switch 80 is pressed, so that the output signal 173 of the AND circuit 73 becomes "1". Therefore, all the alarm holding registers 21 to 24 which already store any of the alarm leading edge signals 111 to 114 are cleared, and the output signals 121 to 124 of the alarm holding registers 21 to 24 all become logic "0". As a result, the output signal 174 of the NOR circuit 74 becomes logic "1", and the flip-flop 72 is cleared. Output signal of AND circuit 73 by the above operation
173 becomes logic "0", the alarm holding registers 21 to 24 become operable, and the acceptance system for the new alarm signal is set.
以上のように本実施例では警報源が４個の場合について
説明したが、警報源がｎ個（ｎは２以上の整数）の場合
にも同様に実施することができる。As described above, the case where the number of alarm sources is four has been described in the present embodiment, but the present invention can be similarly performed when the number of alarm sources is n (n is an integer of 2 or more).
本発明は、以上説明したように、単一または複数で同時
の警報発生でも警報源に対応してそれぞれ異なる断続鳴
動をすることにより警報源を容易に認識できる優れた効
果がある。INDUSTRIAL APPLICABILITY As described above, the present invention has an excellent effect that an alarm source can be easily recognized by making different intermittent sounds corresponding to the alarm sources even if a single alarm or a plurality of alarms are simultaneously generated.
第１図は本発明一実施例警報制御装置のブロック構成
図。 第２図は本発明の警報制御装置の断続制御回路の出力信
号波形のタイムチャート。 １〜４……警報源、11〜14……警報前縁検出回路、21〜
24……警報保持レジスタ、31〜34、41〜44、52、73……
論理積回路、40、51……論理和回路、50、72……フリッ
プフロップ、60……出力端子、61……警報装置、71、74
……否定論理和回路、75……断続制御回路、80……リセ
ットスイッチ、101〜104……警報信号、111〜114……警
報前縁検出回路（11〜14）の警報前縁信号、131〜134、
141〜144、152、173……論理積回路（31〜34、41〜44、
52、73）の出力信号、140、151……論理和回路（40、5
1）の出力信号、150、172……フリップフロップ（50、7
2）の出力信号、171、174……否定論理和回路（71、7
4）の出力信号、175、275、375、475……断続制御回路
（75）の出力信号、180……リセットスイッチ（80）の
出力信号。FIG. 1 is a block diagram of an alarm control device according to an embodiment of the present invention. FIG. 2 is a time chart of the output signal waveform of the intermittent control circuit of the alarm control device of the present invention. 1-4 alarm source, 11-14 alarm leading edge detection circuit, 21-
24 …… Alarm holding register, 31-34, 41-44, 52, 73 ……
Logical product circuit, 40, 51 ... Logical sum circuit, 50, 72 ... Flip-flop, 60 ... Output terminal, 61 ... Alarm device, 71, 74
...... Nor circuit, 75 ...... interruption control circuit, 80 ...... reset switch, 101 to 104 ...... alarm signal, 111 to 114 …… Alarm leading edge detection circuit (11 to 14) alarm leading edge signal, 131 ~ 134,
141-144, 152, 173 ... AND circuit (31-34, 41-44,
52, 73) output signal, 140, 151 ... OR circuit (40, 5)
1) output signal, 150, 172 ... Flip-flop (50, 7
2) output signal, 171, 174 ... NOR circuit (71, 7)
4) output signal, 175, 275, 375, 475 ... output signal of intermittent control circuit (75), 180 ... output signal of reset switch (80).
Claims (1)
個（ｎは２以上の整数）の入力端子と、外部の警報装置
に接続される出力端子と、該入力端子の信号を編集して
該出力端子に出力する制御手段とを備えた警報制御装置
において、 前記制御手段に、 前記ｎ個の入力端子に対応する断続信号を出力する断続
制御手段と、 前記入力端子の信号をそれぞれ保持するレジスタと、 このレジスタの出力信号とそれに対応する前記断続信号
との論理積をそれそれ演算する複数の第一の論理積回路
と、 これら複数の第一の論理積回路の出力信号の論理和を演
算する第一の論理和回路と、 前記入力端子の信号とそれに対応する前記レジスタとの
論理積を演算する複数の第二の論理積回路と、 これら複数の第二の論理積回路の出力信号の論理和を演
算する第二の論理和回路と、 セット端子には前記第二の論理和回路の出力を入力しリ
セット端子にはリセットスイッチの出力信号を入力して
なる第一のフリップフロップと、 前記第一の論理和回路および前記第一のフリップフロッ
プの出力信号の論理積を演算して前記出力端子に与える
第三の論理積回路と、 前記複数の警報信号の否定論理和を演算する第一の否定
論理和回路と前記複数のレジスタの出力信号の否定論理
和を演算する第二の否定論理和回路と前記リセットスイ
ッチからの信号および該第二の否定論理和回路の出力信
号をそれぞれセット入力端子およびリセット入力端子に
入力する第二のフリップフロップと該第一の否定論理和
回路の出力信号および該第二のフリップフロップの出力
信号を入力して論理積演算を行う第四の論理積回路とを
設け、前記リセットスイッチの押し下げにより警報を抑
止している間に警報源が正常に復帰した場合、前記複数
の警報信号を保持している前記複数のレジスタのリセッ
ト入力端子に該第四の論理積回路の出力信号を供給して
該複数のレジスタをリセットし前記第二の否定論理和回
路の出力信号を前記第二のフリップフロップのリセット
端子に入力して前記第二のフリップフロップをリセット
する初期化手段とを備えたことを特徴とする警報制御装
置。1. An n connected to an alarm source for generating an alarm signal.
An alarm control device including a plurality of (n is an integer of 2 or more) input terminals, an output terminal connected to an external alarm device, and a control means for editing a signal of the input terminal and outputting the edited signal to the output terminal. In the control means, an intermittent control means for outputting an intermittent signal corresponding to the n input terminals, a register for holding a signal at the input terminal, and an output signal of the register and the intermittent signal corresponding thereto. A plurality of first AND circuits for calculating the logical product of the AND signals, a first OR circuit for calculating the logical sum of output signals of the plurality of first AND circuits, and a signal of the input terminal And a plurality of second AND circuits for calculating a logical product of each of them and the corresponding register, and a second OR circuit for calculating a logical sum of output signals of the plurality of second AND circuits, The second theory for the terminal A first flip-flop, which receives the output of the sum circuit and the output signal of the reset switch is input to the reset terminal, and the logical product of the output signals of the first logical sum circuit and the first flip-flop is calculated. And a third AND circuit for giving the output terminal, and a first NOR circuit for calculating the NOR of the plurality of alarm signals and a circuit for calculating the NOR of the output signals of the plurality of registers A second flip-flop for inputting a signal from the second NOR circuit and the reset switch and an output signal of the second NOR circuit to the set input terminal and the reset input terminal, respectively, and the first NOR circuit. A fourth AND circuit for performing an AND operation by inputting the output signal of the circuit and the output signal of the second flip-flop is provided, and the reset switch is pushed down. If the alarm source returns to normal while the alarm is being suppressed, the output signal of the fourth AND circuit is supplied to the reset input terminals of the registers holding the alarm signals. Initialization means for resetting the plurality of registers and inputting the output signal of the second NOR circuit to the reset terminal of the second flip-flop to reset the second flip-flop. A characteristic alarm control device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001932A JPH0762879B2 (en) | 1985-01-08 | 1985-01-08 | Alarm controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001932A JPH0762879B2 (en) | 1985-01-08 | 1985-01-08 | Alarm controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61160198A JPS61160198A (en) | 1986-07-19 |
| JPH0762879B2 true JPH0762879B2 (en) | 1995-07-05 |
Family
ID=11515379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001932A Expired - Fee Related JPH0762879B2 (en) | 1985-01-08 | 1985-01-08 | Alarm controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0762879B2 (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238097Y2 (en) * | 1971-11-08 | 1977-08-30 | ||
| JPS543542Y2 (en) * | 1973-05-19 | 1979-02-19 | ||
| JPS53145499A (en) * | 1977-05-25 | 1978-12-18 | Hitachi Ltd | Alarming circuit for electronic apparatus |
| JPS59188798A (en) * | 1983-04-08 | 1984-10-26 | 松下電器産業株式会社 | Alarm |
-
1985
- 1985-01-08 JP JP60001932A patent/JPH0762879B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61160198A (en) | 1986-07-19 |
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