JPH0766658B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0766658B2 JPH0766658B2 JP63159807A JP15980788A JPH0766658B2 JP H0766658 B2 JPH0766658 B2 JP H0766658B2 JP 63159807 A JP63159807 A JP 63159807A JP 15980788 A JP15980788 A JP 15980788A JP H0766658 B2 JPH0766658 B2 JP H0766658B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置におけるデータ転送方法に
関し、さらに特定的には、内部にランダムアクセスメモ
リ（RAM）ポートと、シリアルアクセスメモリ（SAM）ポ
ートとを有する２ポートメモリ装置におけるデータ転送
方法に関する。
関し、さらに特定的には、内部にランダムアクセスメモ
リ（RAM）ポートと、シリアルアクセスメモリ（SAM）ポ
ートとを有する２ポートメモリ装置におけるデータ転送
方法に関する。
［従来の技術］ 近年、グラフィックディスプレイシステムへの応用を目
的とした２ポートメモリ装置が提案されている。この２
ポートメモリ装置は、ランダムにアクセス可能なRAMポ
ートと、シリアルにアクセス可能なSAMポートの２つの
ポートを有しており、その詳細は、たとえば、「日経エ
レクトロニクス」誌 1985年８月12日号（p.211〜240）
に示されている。また、従来のRAMポートとSAMポート間
でのデータ転送方法は、たとえば特開昭62−242252号公
報に示されたものがある。以下、これらの従来例につい
て説明する。
的とした２ポートメモリ装置が提案されている。この２
ポートメモリ装置は、ランダムにアクセス可能なRAMポ
ートと、シリアルにアクセス可能なSAMポートの２つの
ポートを有しており、その詳細は、たとえば、「日経エ
レクトロニクス」誌 1985年８月12日号（p.211〜240）
に示されている。また、従来のRAMポートとSAMポート間
でのデータ転送方法は、たとえば特開昭62−242252号公
報に示されたものがある。以下、これらの従来例につい
て説明する。
第３図は、従来の２ポートメモリ装置の概略構成を示す
ブロック図である。図において、この２ポートメモリ装
置は、RAM（ランダムアクセスメモリ）１と、SAM（シリ
アルアクセスメモリ）２と、転送部３と、制御回路４と
を備えている。RAM1は、メモリセルアレイ11と、行デコ
ーダ12と、I/Oスイッチ13と、列デコーダ14とから構成
される。メモリセルアレイ11には、複数本のワード線WL
と、複数組のビット線対BL,▲▼とが交差して配置
され、それぞれの交点にはメモリMCが設けられている。
行デコーダ12は、入力される行アドレス基づいて、複数
本のワード線WLの中から１本のワード線を選択する。I/
Oスイッチ13は、各ビット線BLおよび▲▼に対して
設けられるとともに、I/O線15と共通接続されている。
列デコーダ14は、入力される列アドレスに基づいてI/O
スイッチ13を選択的に開閉させることにより、所望のビ
ット線対BLおよび▲▼を選択する。周知のごとく、
このようなRAM1では、任意のメモリセルMCに対して随時
にデータの書込および読出が可能である。
ブロック図である。図において、この２ポートメモリ装
置は、RAM（ランダムアクセスメモリ）１と、SAM（シリ
アルアクセスメモリ）２と、転送部３と、制御回路４と
を備えている。RAM1は、メモリセルアレイ11と、行デコ
ーダ12と、I/Oスイッチ13と、列デコーダ14とから構成
される。メモリセルアレイ11には、複数本のワード線WL
と、複数組のビット線対BL,▲▼とが交差して配置
され、それぞれの交点にはメモリMCが設けられている。
行デコーダ12は、入力される行アドレス基づいて、複数
本のワード線WLの中から１本のワード線を選択する。I/
Oスイッチ13は、各ビット線BLおよび▲▼に対して
設けられるとともに、I/O線15と共通接続されている。
列デコーダ14は、入力される列アドレスに基づいてI/O
スイッチ13を選択的に開閉させることにより、所望のビ
ット線対BLおよび▲▼を選択する。周知のごとく、
このようなRAM1では、任意のメモリセルMCに対して随時
にデータの書込および読出が可能である。
転送部３は、RAM1とSAM2との間に設けられ、RAM1とSAM2
相互間のデータ転送を行なう。この転送部３は、各ビッ
ト線対BL,▲▼ごとに設けられたプリチャージ回路3
1,センスアンプ32およびトランスファゲート33を含む。
各プリチャージ回路31は、タイミング制御回路（図示せ
ず）から与えられるプリチャージ信号PRによって、対応
のビット線対BL,▲▼をプリチャージする。各セン
スアンプ32は、データの読出あるいは書込時において対
応のビット線対BL,▲▼間に現われる微小電位差を
増幅する。これらセンスアンプ32は、制御回路４から延
びるセンスアンプ活性化信号線対SD,▲▼によって
活性化される。各トランスファゲート33は、与えられる
転送信号TGに応じて、対応のビット線対BL,▲▼とS
AM2との間の開閉を制御する。
相互間のデータ転送を行なう。この転送部３は、各ビッ
ト線対BL,▲▼ごとに設けられたプリチャージ回路3
1,センスアンプ32およびトランスファゲート33を含む。
各プリチャージ回路31は、タイミング制御回路（図示せ
ず）から与えられるプリチャージ信号PRによって、対応
のビット線対BL,▲▼をプリチャージする。各セン
スアンプ32は、データの読出あるいは書込時において対
応のビット線対BL,▲▼間に現われる微小電位差を
増幅する。これらセンスアンプ32は、制御回路４から延
びるセンスアンプ活性化信号線対SD,▲▼によって
活性化される。各トランスファゲート33は、与えられる
転送信号TGに応じて、対応のビット線対BL,▲▼とS
AM2との間の開閉を制御する。
SAM2は、データレジスタ21と、シリアルセレクタ22とを
含む。データレジスタ21は、各ビット線BL,▲▼ご
とに設けられ、メモリセルアレイ11における１行分（１
ワード線分）のデータを保持する。シリアルセレクタ22
は、データレジスタ21に保持されたデータを読出してシ
リアルに入出力線23へ出力するとともに、入出力線23を
介して入力されるシリアルデータをデータレジスタ21に
書込む。
含む。データレジスタ21は、各ビット線BL,▲▼ご
とに設けられ、メモリセルアレイ11における１行分（１
ワード線分）のデータを保持する。シリアルセレクタ22
は、データレジスタ21に保持されたデータを読出してシ
リアルに入出力線23へ出力するとともに、入出力線23を
介して入力されるシリアルデータをデータレジスタ21に
書込む。
次に、第４図を参照して、第３図における転送部３およ
びその周辺回路の回路構成を説明する。メモリセルMC0
は、Ｎチャネル型のMOSトランジスタ（以下、NMOSトラ
ンジスタと称す）NQ1とキャパシタＣとで構成され、ワ
ード線WLをＨレベルにすることによって選択される。プ
リチャージ回路310は、NMOSトランジスタNQ2およびNQ3
がビット線BL0と▲▼０との間に直列に介挿されて
構成される。各NMOSトランジスタNQ2およびNQ3のゲート
には、図示しないタイミング制御回路からプリチャージ
信号PRが与えられる。そして、プリチャージ回路31
0は、プリチャージ信号PRがＨレベルのとき、オンとな
り、プリチャージ電圧Vcc/2をビット線対BL0,▲▼
０に印加する。これによって、ビット線対BL0,▲▼
０がプリチャージされる。センスアンプ320は、互いに
クロスカップルされた１対のNMOSトランジスタNQ4およ
びNQ5と１対のＰチャネル型MOSトランジスタ（以下、PM
OSトランジスタと称す）PQ1およびPQ2とで構成される。
このセンスアンプ320は、制御回路４からのセンスアン
プ活性化信号線対SD,▲▼が、それぞれ、Ｈレベル,
Lレベルになることによって、ビット線対BL0,▲▼
０間の微小電位差を増幅する。トランスファゲート330
は、ビット線対BL0,▲▼０とデータレジスタ210の
記憶ノード線DR0,▲▼０との間にそれぞれ介挿され
た２個のNMOSトランジスタNQ6およびNQ7によって構成さ
れる。これらNMOSトランジスタNQ6およびNQ7は、転送信
号TGがＨレベルのときにオンとなり、ビット線対BL0,▲
▼０と記憶ノード対DR0,▲▼０とを接続する。
データレジスタ210は、ビット線対BL0,▲▼間に互
いに逆向きに並列接続された２個のインバータIV1およ
びIV2によって構成される。
びその周辺回路の回路構成を説明する。メモリセルMC0
は、Ｎチャネル型のMOSトランジスタ（以下、NMOSトラ
ンジスタと称す）NQ1とキャパシタＣとで構成され、ワ
ード線WLをＨレベルにすることによって選択される。プ
リチャージ回路310は、NMOSトランジスタNQ2およびNQ3
がビット線BL0と▲▼０との間に直列に介挿されて
構成される。各NMOSトランジスタNQ2およびNQ3のゲート
には、図示しないタイミング制御回路からプリチャージ
信号PRが与えられる。そして、プリチャージ回路31
0は、プリチャージ信号PRがＨレベルのとき、オンとな
り、プリチャージ電圧Vcc/2をビット線対BL0,▲▼
０に印加する。これによって、ビット線対BL0,▲▼
０がプリチャージされる。センスアンプ320は、互いに
クロスカップルされた１対のNMOSトランジスタNQ4およ
びNQ5と１対のＰチャネル型MOSトランジスタ（以下、PM
OSトランジスタと称す）PQ1およびPQ2とで構成される。
このセンスアンプ320は、制御回路４からのセンスアン
プ活性化信号線対SD,▲▼が、それぞれ、Ｈレベル,
Lレベルになることによって、ビット線対BL0,▲▼
０間の微小電位差を増幅する。トランスファゲート330
は、ビット線対BL0,▲▼０とデータレジスタ210の
記憶ノード線DR0,▲▼０との間にそれぞれ介挿され
た２個のNMOSトランジスタNQ6およびNQ7によって構成さ
れる。これらNMOSトランジスタNQ6およびNQ7は、転送信
号TGがＨレベルのときにオンとなり、ビット線対BL0,▲
▼０と記憶ノード対DR0,▲▼０とを接続する。
データレジスタ210は、ビット線対BL0,▲▼間に互
いに逆向きに並列接続された２個のインバータIV1およ
びIV2によって構成される。
なお、メモリセルMC1,プリチャージ回路311,センスアン
プ321,トランスファゲート331およびデータレジスタ211
も、それぞれ、メモリセルMC0,プリチャージ回路310,セ
ンスアンプ320,トランスファゲート330およびデータレ
ジスタ210と同じ構成である。また、第４図では簡単化
のため、これらメモリセル，プリチャージ回路，センス
アンプ，トランスファゲートおよびデータレジスタを２
組しか示していないが、実際には第３図に示すように多
数組存在する。
プ321,トランスファゲート331およびデータレジスタ211
も、それぞれ、メモリセルMC0,プリチャージ回路310,セ
ンスアンプ320,トランスファゲート330およびデータレ
ジスタ210と同じ構成である。また、第４図では簡単化
のため、これらメモリセル，プリチャージ回路，センス
アンプ，トランスファゲートおよびデータレジスタを２
組しか示していないが、実際には第３図に示すように多
数組存在する。
制御回路４は、センスアンプ活性化信号線対SD,▲
▼間に直列に介挿された２個のNMOSトランジスタNQ8,NQ
9と、センスアンプ活性化信号線SDと電源Vccとの間に介
挿されたPMOSトランジスタPQ3と、センスアンプ活性化
信号線▲▼と接地との間に介挿されたNMOSトランジ
スタNQ10とによって構成される。NMOSトランジスタNQ8
およびNQ9の各ゲートには、図示しないタイミング制御
回路からプリチャージ信号PRが与えられる。そして、こ
れらNMOSトランジスタNQ8およびNQ9は、プリチャージ信
号PRがハイレベルのとき、オンとなり、プリチャージ電
圧Vcc/2をセンスアンプ活性化信号線対SD,▲▼に印
加する。これによって、センスアンプ活性化信号線対S
D,▲▼がプリチャージされる。また、PMOSトランジ
スタPQ3およびNMOSトランジスタNQ10の各ゲートには、
図示しないタイミング制御回路からセンスアンプイネー
ブル信号▲▼およびSAEがそれぞれ与えられる。
そして、PMOSトランジスタPQ3およびNMOSトランジスタN
Q10は、センスアンプイネーブル信号▲▼,SAE
が、ぞれぞれ、Ｌレベル,Hレベルのときにオンとなり、
センスアンプ活性化信号線SDをＨレベルに、センスアン
プ活性化信号線▲▼をＬレベルに駆動する。
▼間に直列に介挿された２個のNMOSトランジスタNQ8,NQ
9と、センスアンプ活性化信号線SDと電源Vccとの間に介
挿されたPMOSトランジスタPQ3と、センスアンプ活性化
信号線▲▼と接地との間に介挿されたNMOSトランジ
スタNQ10とによって構成される。NMOSトランジスタNQ8
およびNQ9の各ゲートには、図示しないタイミング制御
回路からプリチャージ信号PRが与えられる。そして、こ
れらNMOSトランジスタNQ8およびNQ9は、プリチャージ信
号PRがハイレベルのとき、オンとなり、プリチャージ電
圧Vcc/2をセンスアンプ活性化信号線対SD,▲▼に印
加する。これによって、センスアンプ活性化信号線対S
D,▲▼がプリチャージされる。また、PMOSトランジ
スタPQ3およびNMOSトランジスタNQ10の各ゲートには、
図示しないタイミング制御回路からセンスアンプイネー
ブル信号▲▼およびSAEがそれぞれ与えられる。
そして、PMOSトランジスタPQ3およびNMOSトランジスタN
Q10は、センスアンプイネーブル信号▲▼,SAE
が、ぞれぞれ、Ｌレベル,Hレベルのときにオンとなり、
センスアンプ活性化信号線SDをＨレベルに、センスアン
プ活性化信号線▲▼をＬレベルに駆動する。
上記のような構成において、RAM1とSAM2は非同期に動作
を行なう。そして、メモリセルアレイ11に記憶された１
行分（１ワード線分）のデータが転送部３によって一括
的にSAM2のデータレジスタ21に転送され、シリアルセレ
クタ22によって入出力線23からシリアルに出力される。
また、シリアルセレクタ22から入力されたデータがデー
タレジスタ21に保持され、転送部３によって一括的にRA
M1に転送され、メモリセルアレイ11に書込まれる。
を行なう。そして、メモリセルアレイ11に記憶された１
行分（１ワード線分）のデータが転送部３によって一括
的にSAM2のデータレジスタ21に転送され、シリアルセレ
クタ22によって入出力線23からシリアルに出力される。
また、シリアルセレクタ22から入力されたデータがデー
タレジスタ21に保持され、転送部３によって一括的にRA
M1に転送され、メモリセルアレイ11に書込まれる。
次に、RAM1からSAM2へ、たとえば、メモリセルMC0から
データレジスタ210へデータを転送する方法を、第５図
の波形図を用いて説明する。データ転送に先だってプリ
チャージ信号PRはＨレベルであり、ビット線対BL0,▲
▼０およびセンスアンプ活性化信号線対SD,▲▼
は共にVcc/2にプリチャージされている。時間t0でプリ
チャージ信号PRをＬレベルにすると、ビット線対BL0,▲
▼０およびセンスアンプ活性化信号線対SD,▲
▼はVcc/2のレベルを保ったまま、ハイインピーダンス
状態になる。次に、時間t1でワード線WLをＨレベルにす
ると、メモリセルMC0のキャパシタＣに蓄えられていた
電荷がビット線BL0上に読出される。ここで、メモリセ
ルMC0のキャパシタにＨレベルが記憶されていたとする
と、ビット線BL0の電位は、わずかに上昇する。この電
荷の読出が十分に行なわれるだけの時間Δt1の後、つま
り、時間t2において、センスアンプイネーブル信号SAE,
▲▼をそれぞれＨレベル,Lレベルにすると、セン
スアンプ320がビット線対BL0,▲▼０間の電位差の
増幅を開始する。この増幅が十分に行なわれるだけの期
間Δt2の後、時間t3において、転送信号TGをＨレベルに
する。データレジスタ210を構成するインバータIV1およ
びIV2の駆動能力は、センスアンプ320を構成する各トラ
ンジスタの駆動能力よりも小さく設定されているので、
データレジスタ210の記憶データは、トランスファゲー
ト330を介してセンスアンプ320によって書換えられる。
以上の操作によってメモリセルMC0に記憶されていたデ
ータはデータレジスタ210に転送される。
データレジスタ210へデータを転送する方法を、第５図
の波形図を用いて説明する。データ転送に先だってプリ
チャージ信号PRはＨレベルであり、ビット線対BL0,▲
▼０およびセンスアンプ活性化信号線対SD,▲▼
は共にVcc/2にプリチャージされている。時間t0でプリ
チャージ信号PRをＬレベルにすると、ビット線対BL0,▲
▼０およびセンスアンプ活性化信号線対SD,▲
▼はVcc/2のレベルを保ったまま、ハイインピーダンス
状態になる。次に、時間t1でワード線WLをＨレベルにす
ると、メモリセルMC0のキャパシタＣに蓄えられていた
電荷がビット線BL0上に読出される。ここで、メモリセ
ルMC0のキャパシタにＨレベルが記憶されていたとする
と、ビット線BL0の電位は、わずかに上昇する。この電
荷の読出が十分に行なわれるだけの時間Δt1の後、つま
り、時間t2において、センスアンプイネーブル信号SAE,
▲▼をそれぞれＨレベル,Lレベルにすると、セン
スアンプ320がビット線対BL0,▲▼０間の電位差の
増幅を開始する。この増幅が十分に行なわれるだけの期
間Δt2の後、時間t3において、転送信号TGをＨレベルに
する。データレジスタ210を構成するインバータIV1およ
びIV2の駆動能力は、センスアンプ320を構成する各トラ
ンジスタの駆動能力よりも小さく設定されているので、
データレジスタ210の記憶データは、トランスファゲー
ト330を介してセンスアンプ320によって書換えられる。
以上の操作によってメモリセルMC0に記憶されていたデ
ータはデータレジスタ210に転送される。
次に、SAM2からRAM1に、たとえば、データレジスタ210
からメモリセルMC0へデータを転送する方法を、第６図
の波形図を用いて説明する。データ転送に先立って、プ
リチャージ信号PRをＨレベルにして、各ノードをプリチ
ャージしておく。時間t0でプリチャージ信号PRをＬレベ
ルにした後、転送信号TGをＨレベルにすると、データレ
ジスタ210に記憶されているデータに従って、ビット線
対BL0,▲▼０の電位が変化し始める。たとえば、記
憶ノード▲▼０がＨレベル，記憶ノードDR0がＬレ
ベルであったとすると、ビット線▲▼０がＨレベル
に、ビット線BL0がＬレベルに向かって変化を開始す
る。次に、時間t1でワード線WLをＨレベルにすると、メ
モリセルMC0内のキャパシタに蓄えられていた電荷がビ
ット線BL0上に読出されるが、データレジスタ210の駆動
能力によって吸収されてしまう。ビット線対BL0,▲
▼０間の電位差が大きくなった後、時間t2でセンスアン
プを活性化して、ビット線BL0をＬレベル、ビット線▲
▼０をＨレベルにする。このとき、ワード線WLはＨ
レベルであるので、そのデータがメモリセルMC0に書込
まれる。
からメモリセルMC0へデータを転送する方法を、第６図
の波形図を用いて説明する。データ転送に先立って、プ
リチャージ信号PRをＨレベルにして、各ノードをプリチ
ャージしておく。時間t0でプリチャージ信号PRをＬレベ
ルにした後、転送信号TGをＨレベルにすると、データレ
ジスタ210に記憶されているデータに従って、ビット線
対BL0,▲▼０の電位が変化し始める。たとえば、記
憶ノード▲▼０がＨレベル，記憶ノードDR0がＬレ
ベルであったとすると、ビット線▲▼０がＨレベル
に、ビット線BL0がＬレベルに向かって変化を開始す
る。次に、時間t1でワード線WLをＨレベルにすると、メ
モリセルMC0内のキャパシタに蓄えられていた電荷がビ
ット線BL0上に読出されるが、データレジスタ210の駆動
能力によって吸収されてしまう。ビット線対BL0,▲
▼０間の電位差が大きくなった後、時間t2でセンスアン
プを活性化して、ビット線BL0をＬレベル、ビット線▲
▼０をＨレベルにする。このとき、ワード線WLはＨ
レベルであるので、そのデータがメモリセルMC0に書込
まれる。
以上の説明では、参照符号の添字が０の組だけを取上げ
たが、他の組についても全く同様にデータの転送が行な
われる。
たが、他の組についても全く同様にデータの転送が行な
われる。
ところで、グラフィックディスプレイシステムにおいて
は、全データをすべて転送するのではなく、その一部分
だけを転送するといった使用法がよく用いられる。第７
図および第８図はこのような一部分だけの転送を可能に
した２ポートメモリ装置の一例を示している。トランス
ファゲート330は転送信号TG0で制御され、トランスファ
ゲート331は別の転送信号TG1で制御されるように構成さ
れており、転送したいデータレジスタに対応した転送信
号のみをＨレベルにすることによって部分的な転送を行
なう。しかし、第７図および第８図のような構成の場
合、従来の転送方法では、データレジスタ21からメモリ
セルMCへのデータ転送の際に、以下のような不具合が生
じる。これを、第９図の波形図を用いて説明する。時間
t0においてプリチャージ信号PRをＬレベルにした後、転
送信号TG0がＨレベルになり、転送信号TG1はＬレベルの
ままであるとする。このとき、ビット線対BL0,▲▼
０の電圧は、データレジスタ210に記憶されているデー
タに従って変化を開始する。たとえば、記憶ノードDR0
がＨレベル、記憶ノード▲▼０がＬレベルであると
すると、ビット線BL0の電位はVcc/2から上昇し、ビット
▲▼０の電位はVcc/2から降下する。そして、ビッ
ト線BL0の電位が、センスアンプ320を構成するNMOSトラ
ンジスタNQ5のしきい値電圧よりも高くなると、このMNO
SトランジスタNQ5がオン状態になる。同様に、ビット線
▲▼０の電位がセンスアンプ320を構成するPMOSト
ランジスタPQ1のしきい値電圧よりも低くなると、このP
MOSトランジスタPQ1がオン状態になる。したがって、セ
ンスアンプ活性化信号線SDとビットBL0、センスアンプ
活性化信号線▲▼とビット線▲▼０が接続され
る。このとき、センスアンプ活性化信号線SD,▲▼
共にハイインピーダンス状態であるので、センスアンプ
活性化信号線SDの電位はビット線BL0に引かれて上昇を
開始し、センスアンプ活性化信号線▲▼の電位はビ
ット線▲▼０に引かれて降下を開始する。センスア
ンプ活性化信号線SD,▲▼の電位がVcc/2に対して、
センスアンプ321を構成するトランジスタのしきい値電
圧以上変化すると、センスアンプ321は増幅動作を開始
する。しかし、このときワード線WLはまだＨレベルにな
っていないか、あるいは、Ｈレベルになっていてもビッ
ト線対BL1,▲▼１にメモリセルMC1のデータが十分
に読出されていないので、センスアンプ321は、自己に
内蔵する非対称性に従ったデータを増幅してしまう。
は、全データをすべて転送するのではなく、その一部分
だけを転送するといった使用法がよく用いられる。第７
図および第８図はこのような一部分だけの転送を可能に
した２ポートメモリ装置の一例を示している。トランス
ファゲート330は転送信号TG0で制御され、トランスファ
ゲート331は別の転送信号TG1で制御されるように構成さ
れており、転送したいデータレジスタに対応した転送信
号のみをＨレベルにすることによって部分的な転送を行
なう。しかし、第７図および第８図のような構成の場
合、従来の転送方法では、データレジスタ21からメモリ
セルMCへのデータ転送の際に、以下のような不具合が生
じる。これを、第９図の波形図を用いて説明する。時間
t0においてプリチャージ信号PRをＬレベルにした後、転
送信号TG0がＨレベルになり、転送信号TG1はＬレベルの
ままであるとする。このとき、ビット線対BL0,▲▼
０の電圧は、データレジスタ210に記憶されているデー
タに従って変化を開始する。たとえば、記憶ノードDR0
がＨレベル、記憶ノード▲▼０がＬレベルであると
すると、ビット線BL0の電位はVcc/2から上昇し、ビット
▲▼０の電位はVcc/2から降下する。そして、ビッ
ト線BL0の電位が、センスアンプ320を構成するNMOSトラ
ンジスタNQ5のしきい値電圧よりも高くなると、このMNO
SトランジスタNQ5がオン状態になる。同様に、ビット線
▲▼０の電位がセンスアンプ320を構成するPMOSト
ランジスタPQ1のしきい値電圧よりも低くなると、このP
MOSトランジスタPQ1がオン状態になる。したがって、セ
ンスアンプ活性化信号線SDとビットBL0、センスアンプ
活性化信号線▲▼とビット線▲▼０が接続され
る。このとき、センスアンプ活性化信号線SD,▲▼
共にハイインピーダンス状態であるので、センスアンプ
活性化信号線SDの電位はビット線BL0に引かれて上昇を
開始し、センスアンプ活性化信号線▲▼の電位はビ
ット線▲▼０に引かれて降下を開始する。センスア
ンプ活性化信号線SD,▲▼の電位がVcc/2に対して、
センスアンプ321を構成するトランジスタのしきい値電
圧以上変化すると、センスアンプ321は増幅動作を開始
する。しかし、このときワード線WLはまだＨレベルにな
っていないか、あるいは、Ｈレベルになっていてもビッ
ト線対BL1,▲▼１にメモリセルMC1のデータが十分
に読出されていないので、センスアンプ321は、自己に
内蔵する非対称性に従ったデータを増幅してしまう。
［発明が解決しようとする課題］ 従来の２ポートメモリ装置におけるデータの転送方法
は、以上のように実行されているので、データレジスタ
からメモリセルへ部分的なデータ転送を行なう場合、デ
ータ転送がマスクされたメモリセルに記憶されているデ
ータを破壊してしまうおそれがあった。
は、以上のように実行されているので、データレジスタ
からメモリセルへ部分的なデータ転送を行なう場合、デ
ータ転送がマスクされたメモリセルに記憶されているデ
ータを破壊してしまうおそれがあった。
この発明は、上記のような問題点を解消するためになさ
れたもので、メモリセルとデータレジスタとの間で部分
的なデータ転送を行なう際に、データ転送がマスクされ
たメモリセルに記憶されているデータの破壊を防止する
ことを目的とする。
れたもので、メモリセルとデータレジスタとの間で部分
的なデータ転送を行なう際に、データ転送がマスクされ
たメモリセルに記憶されているデータの破壊を防止する
ことを目的とする。
［課題を解決するための手段］ この発明に係る半導体記憶装置は、センスアンプ駆動手
段をビット線対の各グループごとに複数個設け、これら
各センサアンプ駆動手段をそれぞれ対応のグループのセ
ンスアンプと共通的に接続するとともに、別のグループ
のセンスアンプとは切り離すようにしたものである。
段をビット線対の各グループごとに複数個設け、これら
各センサアンプ駆動手段をそれぞれ対応のグループのセ
ンスアンプと共通的に接続するとともに、別のグループ
のセンスアンプとは切り離すようにしたものである。
［作用］ この発明においては、各センスアンプ駆動手段から延び
るセンスアンプ活性化信号線対が、データ転送を実行す
るセンスアンプのグループとデータ転送がマスクされる
センスアンプのグループとの間で分離され、互いの影響
を排除をしている。
るセンスアンプ活性化信号線対が、データ転送を実行す
るセンスアンプのグループとデータ転送がマスクされる
センスアンプのグループとの間で分離され、互いの影響
を排除をしている。
［実施例］ 以下、この発明の一実施例を第１図を参照して説明す
る。この実施例では、各トランスファゲート330,331は
２つの転送信号TG0,TG1のいずれかによって制御されて
いるものとする。なお、第１図では簡単化のために転送
信号TG0,TG1のそれぞれで制御されるトランスファゲー
トを各１組ずつしか示していないが、実際にはそれぞれ
多数組存在する。したがって、トランスファゲートおよ
びそれに属するビット線対は転送信号TG0によって制御
される第１のグループと、転送信号TG1によって制御さ
れる第２のグループとに分けられる。この２つのグルー
プに対応して、制御回路も２組設けられる。一方の制御
回路40は、第１のグループに属するセンスアンプ（第１
図ではセンスアンプ320）に対して設けられ、他方の制
御回路41は第２のグループのセンスアンプ（第１図では
センスアンプ321）に対して設けられる。制御回路40と
第１のグループに属するセンスアンプ320とはセンスア
ンプ活性化信号線対SD0,▲▼０によって接続され
る。また、制御回路41と第２のグループに属するセンス
アンプ321とはセンサアンプ活性化信号線対SD1,▲
▼１によって接続される。そして、重要なことは、セン
スアンプ活性化信号線対は各グループ間で分断されてい
ることである。すなわち、第１図では、センスアンプ活
性化信号線対SD0,▲▼０とSD1,▲▼１との間が
電気的に分離されている。これによって、各グループ間
でセンスアンプが影響し合い誤動作するのを防止するこ
とができる。なお、その他の構成は、第７図および第８
図に示す従来装置と同様であり、相当する部分には同一
の参照番号を付しておく。
る。この実施例では、各トランスファゲート330,331は
２つの転送信号TG0,TG1のいずれかによって制御されて
いるものとする。なお、第１図では簡単化のために転送
信号TG0,TG1のそれぞれで制御されるトランスファゲー
トを各１組ずつしか示していないが、実際にはそれぞれ
多数組存在する。したがって、トランスファゲートおよ
びそれに属するビット線対は転送信号TG0によって制御
される第１のグループと、転送信号TG1によって制御さ
れる第２のグループとに分けられる。この２つのグルー
プに対応して、制御回路も２組設けられる。一方の制御
回路40は、第１のグループに属するセンスアンプ（第１
図ではセンスアンプ320）に対して設けられ、他方の制
御回路41は第２のグループのセンスアンプ（第１図では
センスアンプ321）に対して設けられる。制御回路40と
第１のグループに属するセンスアンプ320とはセンスア
ンプ活性化信号線対SD0,▲▼０によって接続され
る。また、制御回路41と第２のグループに属するセンス
アンプ321とはセンサアンプ活性化信号線対SD1,▲
▼１によって接続される。そして、重要なことは、セン
スアンプ活性化信号線対は各グループ間で分断されてい
ることである。すなわち、第１図では、センスアンプ活
性化信号線対SD0,▲▼０とSD1,▲▼１との間が
電気的に分離されている。これによって、各グループ間
でセンスアンプが影響し合い誤動作するのを防止するこ
とができる。なお、その他の構成は、第７図および第８
図に示す従来装置と同様であり、相当する部分には同一
の参照番号を付しておく。
次に、第１図に示す実施例の動作を、第２図の波形図を
参照して説明する。まず、時間t0において、プリチャー
ジ信号PRをＬレベルにした後、転送信号TG0をＨレベル
にし、転送信号TG1はＬレベルのままにしておくと、第
９図の従来例で説明したように、ビット線対BL0,▲
▼０間の電位差がデータレジスタ210のデータに従って
大きくなる。これに応じて、センスアンプ活性化信号線
対SD0,▲▼０が、それぞれ、ＨレベルおよびＬレベ
ルに変化し始める。しかし、センスアンプ活性化信号線
対SD1,▲▼１は、センスアンプ活性化信号線対SD0,
▲▼０と分離されているので、センスアンプ活性化
信号線対SD1,▲▼１はVcc/2にプリチャージされた
状態を保持する。同様に、ビット線対BL1,▲▼１も
Vcc/2にプリチャージされた状態を保つ。次に、時間t1
においてワード線WLがＨレベルになると、メモリセルMC
0,MC1に蓄積されているデータが、それぞれビット線B
L0,BL1上に読出される。このとき、ビット線BL0はトラ
ンスファゲート330を介してデータレジスタ210で駆動さ
れているので、メモリセルMC0から読出されたデータは
キャンセルされる。一方、ビット線BL1はハイインピー
ダンス状態であるので、その電位はメモリセルMC1から
読出されたデータに従って変化する。この読出しが十分
に行なわれるだけの期間Δt1の後、時間t2でセンスアン
プイネーブル信号SAE,▲▼を、それぞれＨレベ
ル,Lレベルにすると、センスアンプ活性化信号線▲
▼0,▲▼１はＬレベルに、センスアンプ活性化信号
線SD0,SD1はＨレベルに駆動される。その結果、センス
アンプ320はデータレジスタ210のデータを、センスアン
プ321はメモリセルMC1のデータを増幅し、これらのデー
タが、それぞれ、メモリセルMC0,MC1に再書込みされ
る。
参照して説明する。まず、時間t0において、プリチャー
ジ信号PRをＬレベルにした後、転送信号TG0をＨレベル
にし、転送信号TG1はＬレベルのままにしておくと、第
９図の従来例で説明したように、ビット線対BL0,▲
▼０間の電位差がデータレジスタ210のデータに従って
大きくなる。これに応じて、センスアンプ活性化信号線
対SD0,▲▼０が、それぞれ、ＨレベルおよびＬレベ
ルに変化し始める。しかし、センスアンプ活性化信号線
対SD1,▲▼１は、センスアンプ活性化信号線対SD0,
▲▼０と分離されているので、センスアンプ活性化
信号線対SD1,▲▼１はVcc/2にプリチャージされた
状態を保持する。同様に、ビット線対BL1,▲▼１も
Vcc/2にプリチャージされた状態を保つ。次に、時間t1
においてワード線WLがＨレベルになると、メモリセルMC
0,MC1に蓄積されているデータが、それぞれビット線B
L0,BL1上に読出される。このとき、ビット線BL0はトラ
ンスファゲート330を介してデータレジスタ210で駆動さ
れているので、メモリセルMC0から読出されたデータは
キャンセルされる。一方、ビット線BL1はハイインピー
ダンス状態であるので、その電位はメモリセルMC1から
読出されたデータに従って変化する。この読出しが十分
に行なわれるだけの期間Δt1の後、時間t2でセンスアン
プイネーブル信号SAE,▲▼を、それぞれＨレベ
ル,Lレベルにすると、センスアンプ活性化信号線▲
▼0,▲▼１はＬレベルに、センスアンプ活性化信号
線SD0,SD1はＨレベルに駆動される。その結果、センス
アンプ320はデータレジスタ210のデータを、センスアン
プ321はメモリセルMC1のデータを増幅し、これらのデー
タが、それぞれ、メモリセルMC0,MC1に再書込みされ
る。
なお、上記実施例では、トランスファゲートが２つの転
送信号のいずれかで制御されるものを示したが、転送信
号の数は３以上であってもよい。この場合、転送信号の
数に応じて、制御回路およびセンスアンプ活性化信号線
対の数を増やせばよい。但し、或る制御回路から延びる
センスアンプ活性化信号線対は、他の制御回路から延び
るいずれのセンスアンプ活性化信号線対とも電気的に分
断されなければならない。
送信号のいずれかで制御されるものを示したが、転送信
号の数は３以上であってもよい。この場合、転送信号の
数に応じて、制御回路およびセンスアンプ活性化信号線
対の数を増やせばよい。但し、或る制御回路から延びる
センスアンプ活性化信号線対は、他の制御回路から延び
るいずれのセンスアンプ活性化信号線対とも電気的に分
断されなければならない。
［発明の効果］ 以上のように、この発明によれば、センスアンプ駆動手
段をビット線対の各グループごとに設け、各センスアン
プ駆動手段は対応するグループのセンスアンプのみを駆
動させるようにし、その他のグループのセンスアンプと
は電気的に切り離すようにしたので、データレジスタか
らメモリセルへの部分的なデータ転送時に、各グループ
のセンスアンプ間で影響し合うことがなくなり、転送が
マスクされたメモリセルに記憶されたデータの破壊を防
止することができる。
段をビット線対の各グループごとに設け、各センスアン
プ駆動手段は対応するグループのセンスアンプのみを駆
動させるようにし、その他のグループのセンスアンプと
は電気的に切り離すようにしたので、データレジスタか
らメモリセルへの部分的なデータ転送時に、各グループ
のセンスアンプ間で影響し合うことがなくなり、転送が
マスクされたメモリセルに記憶されたデータの破壊を防
止することができる。
第１図は、この発明の一実施例による半導体記憶装置の
一部分の構成を示す回路図である。 第２図は、第１図に示された実施例の動作を説明するた
めの波形図である。 第３図は、従来の２ポートメモリ装置の概略構成を示す
ブロック図である。 第４図は、第３図に示す２ポートメモリ装置における転
送部３およびその周辺回路の回路構成を示す図である。 第５図および第６図は、第３図に示す従来装置の動作を
説明するための波形図である。 第７図は、データの部分的な転送が可能な従来の２ポー
トメモリ装置の概略構成を示すブロック図である。 第８図は、第７図に示す従来装置におけるデータ転送部
およびその周辺回路の回路構成を示す図である。 第９図は、第７図および第８図に示す従来装置におい
て、データレジスタからメモリセルへデータ転送を行な
う場合の動作を説明するための波形図である。 図において、１はRAM、２はSAM、３はデータ転送部、40
および41は制御回路、SD,▲▼はセンスアンプ活性
化信号線、11はメモリセルアレイ、WLはワード線、BL,
▲▼はビット線、MCはメモリセル、12は行デコー
ダ、13はI/Oスイッチ、14は列デコーダ、21はデータレ
ジスタ、22はシリアルセレクタ、31はプリチャージ回
路、32はセンスアンプ、33はトランスファゲートを示
す。
一部分の構成を示す回路図である。 第２図は、第１図に示された実施例の動作を説明するた
めの波形図である。 第３図は、従来の２ポートメモリ装置の概略構成を示す
ブロック図である。 第４図は、第３図に示す２ポートメモリ装置における転
送部３およびその周辺回路の回路構成を示す図である。 第５図および第６図は、第３図に示す従来装置の動作を
説明するための波形図である。 第７図は、データの部分的な転送が可能な従来の２ポー
トメモリ装置の概略構成を示すブロック図である。 第８図は、第７図に示す従来装置におけるデータ転送部
およびその周辺回路の回路構成を示す図である。 第９図は、第７図および第８図に示す従来装置におい
て、データレジスタからメモリセルへデータ転送を行な
う場合の動作を説明するための波形図である。 図において、１はRAM、２はSAM、３はデータ転送部、40
および41は制御回路、SD,▲▼はセンスアンプ活性
化信号線、11はメモリセルアレイ、WLはワード線、BL,
▲▼はビット線、MCはメモリセル、12は行デコー
ダ、13はI/Oスイッチ、14は列デコーダ、21はデータレ
ジスタ、22はシリアルセレクタ、31はプリチャージ回
路、32はセンスアンプ、33はトランスファゲートを示
す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 通裕 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭63−50998（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数本のワード線と、これらワード線と直
交して配置される複数組のビット線対と、これらワード
線とビット線対の交点に配置される複数のメモリセルと
を含むメモリセルアレイ、 前記各ビット線対をプリチャージするための複数のプリ
チャージ回路、 前記各ビット線対に対して設けられる複数のデータレジ
スタ、 前記各ビット線対と前記各データレジスタとの間を接続
する複数のゲート手段、 前記ゲート手段を制御する転送制御線、 前記各ビット線対に現われる電位差を増幅するための複
数のセンスアンプ、 前記センスアンプを駆動するためのセンスアンプ駆動手
段を備え、 前記ビット線対、データレジスタ、ゲート手段、および
センスアンプは複数のグループに分割され、 前記転送制御線は、各々が前記ゲート手段の各グループ
に対応するように複数本設けられ、各転送制御線はアド
レス信号とは別に外部から入力される信号に応じて選択
的に活性化され、 前記センスアンプ駆動手段は、各々が前記各グループに
対応するように複数個設けられ、各センスアンプ駆動手
段はそれぞれ対応のグループのセンスアンプに共通的に
接続されるとともに、別のグループのセンスアンプとは
切離されており、 前記メモリセルのデータを前記データレジスタに転送す
る場合は、前記センスアンプ駆動状態をすべて同時に活
性化した後に前記転送制御線を選択的に活性化し、 前記データレジスタのデータを前記メモリセルに転送す
る場合は、前記転送制御線を選択的に活性化した後に前
記センスアンプ駆動手段をすべて同時に活性化すること
を特徴とする、半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159807A JPH0766658B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体記憶装置 |
| US08/236,004 US5481496A (en) | 1988-06-27 | 1994-05-02 | Semiconductor memory device and method of data transfer therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159807A JPH0766658B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH029082A JPH029082A (ja) | 1990-01-12 |
| JPH0766658B2 true JPH0766658B2 (ja) | 1995-07-19 |
Family
ID=15701685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63159807A Expired - Fee Related JPH0766658B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766658B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3048668B2 (ja) * | 1991-03-28 | 2000-06-05 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH05242688A (ja) * | 1992-02-27 | 1993-09-21 | Hitachi Ltd | フラッシュｅｅｐｒｏｍを用いた記録再生装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6350998A (ja) * | 1986-08-19 | 1988-03-03 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-06-27 JP JP63159807A patent/JPH0766658B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH029082A (ja) | 1990-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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