JPH0769396B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0769396B2 JPH0769396B2 JP63081484A JP8148488A JPH0769396B2 JP H0769396 B2 JPH0769396 B2 JP H0769396B2 JP 63081484 A JP63081484 A JP 63081484A JP 8148488 A JP8148488 A JP 8148488A JP H0769396 B2 JPH0769396 B2 JP H0769396B2
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- 230000004044 response Effects 0.000 claims 2
- 238000012360 testing method Methods 0.000 description 10
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- 238000000034 method Methods 0.000 description 4
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- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- NCGICGYLBXGBGN-UHFFFAOYSA-N 3-morpholin-4-yl-1-oxa-3-azonia-2-azanidacyclopent-3-en-5-imine;hydrochloride Chemical compound Cl.[N-]1OC(=N)C=[N+]1N1CCOCC1 NCGICGYLBXGBGN-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318577—AC testing, e.g. current testing, burn-in
- G01R31/31858—Delay testing
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に交流特性試
験を簡単に行う為の試験容易化回路に関する。
験を簡単に行う為の試験容易化回路に関する。
半導体集積回路装置は、最近VLSIあるいはULSIと呼ばれ
る如く、その集積度は増大の一途をたどり、それに伴
い、機能試験，直流特性試験，交流特性試験も増々複雑
困難となって来て居り、現在如何にそれらの試験を容易
に行うかが大きな問題となっている。
る如く、その集積度は増大の一途をたどり、それに伴
い、機能試験，直流特性試験，交流特性試験も増々複雑
困難となって来て居り、現在如何にそれらの試験を容易
に行うかが大きな問題となっている。
第３図は、従来技術のスキャンパス方式による試験容易
化設計の半導体集積回路装置の説明図である。I1,I2,I
K-1〜IK+1，Imは入力端子、31〜33は組合せ回路、34,35
はスキャンパス付記憶回路（レジスタ）群、F11〜F1l及
びF21〜F2rはスキャンパス付記憶回路、S11〜S1P,S21〜
S2l,S31〜S3Q,S42〜S4rは信号線、O1〜Onは出力端子、S
INはシフトイン（スキャンイン）端子、SINはシフトイ
ン信号線、SOUTはシフトアウト（スキャンアウト）端
子、SOUT1はレジスタF1lのシフトアウト信号線で且つレ
ジスタF2rのシフトイン信号線、SOUT2はシフトアウト信
号線、SMPはシフトモード（スキャンモード）とノーマ
ルモードの切換信号で、シフトモードの時はレジスタ群
が一連のシフトレジスタとなり、ノーマルモードの時
は、通常のパラレルレジスタとして動作する。CLOCKは
クロック端子、CLK1はクロック信号線。第４図はスキャ
ンパス付記憶回路（レジスタ）の１例で、スキャンパス
付CMOSF/F（フリップフロップ）を示す。RESETはリセッ
ト端子、DATAはノーマルモードのデータ端子。▲
▼とSMDはシフトモードとノーマルモードの切換信号端
子、SINはシフトイン端子、CLOCKはクロック端子。O1,O
2は出力端子で、41はインバータ、42は２入力ANDゲー
ト、43は２入力NORゲート、44はＰチャンネルトランジ
スタとＮチャンネルトランジスタからなるCMOSトランス
ミッションゲート。45は２入力NANDゲート。第１表は、
第４図の記憶回路（フリップフロップ）の真理値表であ
る。第３図の従来技術のスキャンパス方式による試験容
易化設計の半導体集積回路装置は、全ての記憶回路（レ
ジスタ）の論理値をSIN端子から直接設定することが出
来、また全ての記憶回路（レジスタ）の論理値をSOUT端
子から直接観察出来るので順序回路をあたかも組合せ回
路の如く取り扱うことが出来る為、機能試験（ファンク
ション試験）を容易に行うことが出来る特徴がある。詳
細の動作説明については、当該技術者には既知であるの
でここでは省略する。
化設計の半導体集積回路装置の説明図である。I1,I2,I
K-1〜IK+1，Imは入力端子、31〜33は組合せ回路、34,35
はスキャンパス付記憶回路（レジスタ）群、F11〜F1l及
びF21〜F2rはスキャンパス付記憶回路、S11〜S1P,S21〜
S2l,S31〜S3Q,S42〜S4rは信号線、O1〜Onは出力端子、S
INはシフトイン（スキャンイン）端子、SINはシフトイ
ン信号線、SOUTはシフトアウト（スキャンアウト）端
子、SOUT1はレジスタF1lのシフトアウト信号線で且つレ
ジスタF2rのシフトイン信号線、SOUT2はシフトアウト信
号線、SMPはシフトモード（スキャンモード）とノーマ
ルモードの切換信号で、シフトモードの時はレジスタ群
が一連のシフトレジスタとなり、ノーマルモードの時
は、通常のパラレルレジスタとして動作する。CLOCKは
クロック端子、CLK1はクロック信号線。第４図はスキャ
ンパス付記憶回路（レジスタ）の１例で、スキャンパス
付CMOSF/F（フリップフロップ）を示す。RESETはリセッ
ト端子、DATAはノーマルモードのデータ端子。▲
▼とSMDはシフトモードとノーマルモードの切換信号端
子、SINはシフトイン端子、CLOCKはクロック端子。O1,O
2は出力端子で、41はインバータ、42は２入力ANDゲー
ト、43は２入力NORゲート、44はＰチャンネルトランジ
スタとＮチャンネルトランジスタからなるCMOSトランス
ミッションゲート。45は２入力NANDゲート。第１表は、
第４図の記憶回路（フリップフロップ）の真理値表であ
る。第３図の従来技術のスキャンパス方式による試験容
易化設計の半導体集積回路装置は、全ての記憶回路（レ
ジスタ）の論理値をSIN端子から直接設定することが出
来、また全ての記憶回路（レジスタ）の論理値をSOUT端
子から直接観察出来るので順序回路をあたかも組合せ回
路の如く取り扱うことが出来る為、機能試験（ファンク
ション試験）を容易に行うことが出来る特徴がある。詳
細の動作説明については、当該技術者には既知であるの
でここでは省略する。
〔発明が解決しようとする課題〕 上述した従来技術の半導体集積回路装置は、機能試験を
容易に行うことは出来るが、前段のレジスタから組合せ
回路を経て後段のレジスタ迄の伝播遅延時間を測定する
交流特性試験に於いては、何ら試験容易化設計がなされ
て居らず、複雑なテストパターンを必要とし且つ交流特
性試験に時間がかかるという欠点がある。
容易に行うことは出来るが、前段のレジスタから組合せ
回路を経て後段のレジスタ迄の伝播遅延時間を測定する
交流特性試験に於いては、何ら試験容易化設計がなされ
て居らず、複雑なテストパターンを必要とし且つ交流特
性試験に時間がかかるという欠点がある。
本発明の半導体集積回路装置は、半導体集積回路装置本
来の機能である信号処理を行う記憶回路（レジスタ）と
組合せ回路と、クロック信号を入力する少なくともひと
つの記憶回路（レジスタ）と、この記憶回路（レジス
タ）の出力を入力し、且つ前記信号処理を行う組合せ回
路と等価な伝播遅延時間を有する少なくともひとつの等
価遅延回路と、前記等価遅延回路の出力を入力し且つ前
記クロック信号を入力した次段の少なくともひとつの記
憶回路（レジスタ）とを有している。
来の機能である信号処理を行う記憶回路（レジスタ）と
組合せ回路と、クロック信号を入力する少なくともひと
つの記憶回路（レジスタ）と、この記憶回路（レジス
タ）の出力を入力し、且つ前記信号処理を行う組合せ回
路と等価な伝播遅延時間を有する少なくともひとつの等
価遅延回路と、前記等価遅延回路の出力を入力し且つ前
記クロック信号を入力した次段の少なくともひとつの記
憶回路（レジスタ）とを有している。
次に、図面を参照して本発明をより詳細に説明する。
第１図は、本発明の一実施例の説明図である。本実施例
は、第３図で示した従来技術の説明図に対して、スキャ
ンパス付記憶回路F1と、等価遅延回路EQV1と、スキャン
パス付記憶回路F2と、信号線S2とS3とを付加している。
等価遅延回路EQV1の信号伝播遅延時間は、組合せ回路２
の記憶回路群34から記憶回路群35への全ての信号パスの
中で最も遅延時間が大きいものと同じ遅延時間となる様
予め設計してある。スキャンパス付記憶回路F1とF2以外
の記憶回路（レジスタ）が如何なる値に設定されていよ
うとも、これらとは無関係にシフトインモードでシフト
イン端子SINからスキャンパス付記憶回路F1の論理値を
第１のクロックパルスで設定し、その信号がスキャンパ
ス記憶回路F1から出力し、信号線S2、等価遅延回路EQV1
及び信号線S3を通り、第２のクロックパルスでスキャン
パス付記憶回路F2に設定されSOUT端子で観測される。第
１のクロックパルスと第２のクロックパルスの間隔を変
化させ、スキャンパス付記憶回路F1からスキャンパス付
記憶回路F2へ信号が正しく伝わる限界のパルス間隔がス
キャンパス付記憶回路F1からスキャンパス付記憶回路F2
への等価遅延回路EQV1の遅延時間となる。この時間は、
組合せ回路２の全てのパスの遅延時間の中で１番遅いパ
スの遅延時間を示すことになり、組合せ回路２の遅延時
間を測定することなく、容易に組合せ回路２の遅延時間
を測定出来る。
は、第３図で示した従来技術の説明図に対して、スキャ
ンパス付記憶回路F1と、等価遅延回路EQV1と、スキャン
パス付記憶回路F2と、信号線S2とS3とを付加している。
等価遅延回路EQV1の信号伝播遅延時間は、組合せ回路２
の記憶回路群34から記憶回路群35への全ての信号パスの
中で最も遅延時間が大きいものと同じ遅延時間となる様
予め設計してある。スキャンパス付記憶回路F1とF2以外
の記憶回路（レジスタ）が如何なる値に設定されていよ
うとも、これらとは無関係にシフトインモードでシフト
イン端子SINからスキャンパス付記憶回路F1の論理値を
第１のクロックパルスで設定し、その信号がスキャンパ
ス記憶回路F1から出力し、信号線S2、等価遅延回路EQV1
及び信号線S3を通り、第２のクロックパルスでスキャン
パス付記憶回路F2に設定されSOUT端子で観測される。第
１のクロックパルスと第２のクロックパルスの間隔を変
化させ、スキャンパス付記憶回路F1からスキャンパス付
記憶回路F2へ信号が正しく伝わる限界のパルス間隔がス
キャンパス付記憶回路F1からスキャンパス付記憶回路F2
への等価遅延回路EQV1の遅延時間となる。この時間は、
組合せ回路２の全てのパスの遅延時間の中で１番遅いパ
スの遅延時間を示すことになり、組合せ回路２の遅延時
間を測定することなく、容易に組合せ回路２の遅延時間
を測定出来る。
第２図は、本発明の他の実施例の説明図である。本実施
例は、スキャンパス付記憶回路F2の出力が信号線S4を経
て、等価遅延回路EQV2を経て更に信号線S1を経てスキャ
ンパス付記憶回路F1へ入力されている。等価遅延回路EQ
V2の遅延時間は、組合せ回路１の記憶回路群35から記憶
回路群34へフィードバック信号パスの中で最も遅延時間
が大きいものと同じ遅延時間となる様設計してある。ま
た第１の実施例との相違点は、シフトパスに於いてシフ
トインとシフトアウトの方向を逆に接続してある。しか
し、EQV2の遅延時間の測定方法の原理は第１図の実施例
と同様であるので詳細は省略する。
例は、スキャンパス付記憶回路F2の出力が信号線S4を経
て、等価遅延回路EQV2を経て更に信号線S1を経てスキャ
ンパス付記憶回路F1へ入力されている。等価遅延回路EQ
V2の遅延時間は、組合せ回路１の記憶回路群35から記憶
回路群34へフィードバック信号パスの中で最も遅延時間
が大きいものと同じ遅延時間となる様設計してある。ま
た第１の実施例との相違点は、シフトパスに於いてシフ
トインとシフトアウトの方向を逆に接続してある。しか
し、EQV2の遅延時間の測定方法の原理は第１図の実施例
と同様であるので詳細は省略する。
〔発明の効果〕 以上説明した様に、半導体集積回路装置本来の機能を果
す為の論理回路の他に、記憶回路（レジスタ）と等価遅
延回路を付加することによりレジスタからレジスタへの
信号の転送遅延時間を容易に測定することができる効果
がある。
す為の論理回路の他に、記憶回路（レジスタ）と等価遅
延回路を付加することによりレジスタからレジスタへの
信号の転送遅延時間を容易に測定することができる効果
がある。
第１図は、本発明の一実施例を説明するブロック図、第
２図は、本発明の他の実施例を説明するブロック図、第
３図は、従来技術のスキャンパス方式による試験容易化
設計の半導体集積回路装置を説明するブロック図、第４
図は、スキャンパス付記憶回路（レジスタ）の１例を示
す回路図である。 I1,I2,IK-1，IK，IK+1，Im，……入力端子、31〜33……
組合せ回路、34,35……スキャンパス付記憶回路（レジ
スタ）群、F11〜F1l,F21〜F2r,F1,F2……スキャンパス
付記憶回路、S11〜S1P,S21〜S2l,S31〜S3Q,S41〜S4r,S
1,S2,S3,S4……信号線、SIN……シフトイン（スキャン
イン）端子、SOUT……シフトアウト（スキャンアウト）
端子、SMD,▲▼……シフトモードとノーマルモー
ドの切換信号端子、CLOCK……クロック信号端子、RESET
……リセット端子、DATA……ノーマルモードのデータ端
子、O1,02,Oi−1,Oi,Oi＋1,On……出力端子、SIN1……
シフトイン信号線、SOUT1,SOUT2……シフトアウト信号
線、EQV1,EQV2……等価遅延回路、41……インバータ、4
2……２入力ANDゲート、43……２入力NORゲート、44…
…ＰチャンネルトランジスタとＮチャンネルトランジス
タからなるCMOSトランスミッションゲート、45……２入
力NANDゲート。
２図は、本発明の他の実施例を説明するブロック図、第
３図は、従来技術のスキャンパス方式による試験容易化
設計の半導体集積回路装置を説明するブロック図、第４
図は、スキャンパス付記憶回路（レジスタ）の１例を示
す回路図である。 I1,I2,IK-1，IK，IK+1，Im，……入力端子、31〜33……
組合せ回路、34,35……スキャンパス付記憶回路（レジ
スタ）群、F11〜F1l,F21〜F2r,F1,F2……スキャンパス
付記憶回路、S11〜S1P,S21〜S2l,S31〜S3Q,S41〜S4r,S
1,S2,S3,S4……信号線、SIN……シフトイン（スキャン
イン）端子、SOUT……シフトアウト（スキャンアウト）
端子、SMD,▲▼……シフトモードとノーマルモー
ドの切換信号端子、CLOCK……クロック信号端子、RESET
……リセット端子、DATA……ノーマルモードのデータ端
子、O1,02,Oi−1,Oi,Oi＋1,On……出力端子、SIN1……
シフトイン信号線、SOUT1,SOUT2……シフトアウト信号
線、EQV1,EQV2……等価遅延回路、41……インバータ、4
2……２入力ANDゲート、43……２入力NORゲート、44…
…ＰチャンネルトランジスタとＮチャンネルトランジス
タからなるCMOSトランスミッションゲート、45……２入
力NANDゲート。
Claims (1)
- 【請求項１】第１のクロックパルスに応じてそれぞれ保
持する第１及び第２の入力データを出力する第１及び第
２の入力記憶回路と、前記第１の記憶回路からの前記第
１の入力データを供給されて所定の出力データを出力す
る内部回路と、前記第２の記憶回路からの前記第２の入
力データを供給される遅延回路であって、前記内部回路
が前記第１の入力データに応じて前記所定の出力データ
を出力する遅延時間と等価な遅延時間をもって前記第２
の入力データに応じた遅延信号を出力する遅延回路と、
前記内部回路からの前記出力データ及び前記遅延回路か
らの前記遅延信号をそれぞれ受けるとともに第２のクロ
ックパルスに応じて保持する第１及び第２の出力記憶回
路とを有することを特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63081484A JPH0769396B2 (ja) | 1988-04-01 | 1988-04-01 | 半導体集積回路装置 |
| US07/332,006 US4916388A (en) | 1988-04-01 | 1989-03-31 | Semiconductor integrated circuit device equipped with scan-pass type test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63081484A JPH0769396B2 (ja) | 1988-04-01 | 1988-04-01 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01253669A JPH01253669A (ja) | 1989-10-09 |
| JPH0769396B2 true JPH0769396B2 (ja) | 1995-07-31 |
Family
ID=13747677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63081484A Expired - Lifetime JPH0769396B2 (ja) | 1988-04-01 | 1988-04-01 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4916388A (ja) |
| JP (1) | JPH0769396B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189675A (en) * | 1988-06-22 | 1993-02-23 | Kabushiki Kaisha Toshiba | Self-diagnostic circuit for logic circuit block |
| US5173864A (en) * | 1988-08-20 | 1992-12-22 | Kabushiki Kaisha Toshiba | Standard cell and standard-cell-type integrated circuit |
| US5132974A (en) * | 1989-10-24 | 1992-07-21 | Silc Technologies, Inc. | Method and apparatus for designing integrated circuits for testability |
| JP2945103B2 (ja) * | 1990-05-15 | 1999-09-06 | 株式会社リコー | テスト用スキャン回路装置 |
| US5274568A (en) * | 1990-12-05 | 1993-12-28 | Ncr Corporation | Method of estimating logic cell delay time |
| JP2770617B2 (ja) * | 1991-09-05 | 1998-07-02 | 日本電気株式会社 | テスト回路 |
| US5369640A (en) * | 1993-04-16 | 1994-11-29 | Digital Equipment Corporation | Method and apparatus for clock skew reduction through remote delay regulation |
| US7058866B2 (en) * | 2002-04-24 | 2006-06-06 | International Business Machines Corporation | Method and system for an on-chip AC self-test controller |
| US6981190B2 (en) * | 2002-09-30 | 2005-12-27 | Texas Instruments Incorporated | Controlling the content of specific desired memory elements when testing integrated circuits using sequential scanning techniques |
| JP5514574B2 (ja) * | 2010-02-15 | 2014-06-04 | ローム株式会社 | データ保持装置 |
| US12164401B2 (en) | 2023-03-22 | 2024-12-10 | Nxp B.V. | Method and apparatus to inject errors in a memory block and validate diagnostic actions for memory built-in-self-test (MBIST) failures |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0772744B2 (ja) * | 1984-09-04 | 1995-08-02 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4602210A (en) * | 1984-12-28 | 1986-07-22 | General Electric Company | Multiplexed-access scan testable integrated circuit |
| JPH0627776B2 (ja) * | 1986-08-04 | 1994-04-13 | 三菱電機株式会社 | 半導体集積回路装置 |
| US4796095A (en) * | 1986-09-09 | 1989-01-03 | Rioch Company, Limited | Method of generating image scanning clock signals in optical scanning apparatus |
-
1988
- 1988-04-01 JP JP63081484A patent/JPH0769396B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-31 US US07/332,006 patent/US4916388A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01253669A (ja) | 1989-10-09 |
| US4916388A (en) | 1990-04-10 |
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