JPH0770965B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0770965B2 JPH0770965B2 JP9649285A JP9649285A JPH0770965B2 JP H0770965 B2 JPH0770965 B2 JP H0770965B2 JP 9649285 A JP9649285 A JP 9649285A JP 9649285 A JP9649285 A JP 9649285A JP H0770965 B2 JPH0770965 B2 JP H0770965B2
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- JP
- Japan
- Prior art keywords
- circuit
- input
- reference voltage
- analog
- semiconductor integrated
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- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に、アナログ演算回
路を含む半導体集積回路に関する。
路を含む半導体集積回路に関する。
本発明は、アナログ演算回路を含む半導体集積回路にお
いて、互いに独立な信号入力端子および出力端子を有す
る複数のアナログ演算回路の基準電圧入力回路をスイッ
チドキャパシタ回路によって構成することにより、同一
のアナログ基準電圧発生回路から各アナログ演算回路で
必要とする任意の基準電圧への変換を基準電圧入力回路
に含まれる容量の容量値の変更だけで行なうことが可能
であり、電圧変換回路が不要で、しかも基準電圧発生回
路の共用化により、高集積化と低消費電力化を同時に実
現可能とするものである。
いて、互いに独立な信号入力端子および出力端子を有す
る複数のアナログ演算回路の基準電圧入力回路をスイッ
チドキャパシタ回路によって構成することにより、同一
のアナログ基準電圧発生回路から各アナログ演算回路で
必要とする任意の基準電圧への変換を基準電圧入力回路
に含まれる容量の容量値の変更だけで行なうことが可能
であり、電圧変換回路が不要で、しかも基準電圧発生回
路の共用化により、高集積化と低消費電力化を同時に実
現可能とするものである。
従来の半導体集積回路において、互いに独立した信号入
力端子および出力端子を有する複数のアナログ演算回路
に異なる基準電圧を供給する場合の最も一般的な供給方
法を第２図に示す。
力端子および出力端子を有する複数のアナログ演算回路
に異なる基準電圧を供給する場合の最も一般的な供給方
法を第２図に示す。
本図に示す回路構成では、基準電圧発生回路１の出力電
圧ａの互いに独立した信号入力端子3i（以下ｉ＝１〜n,
n;整数とする。）および出力端子7iを有するアナログ演
算回路6iで必要とする基準電圧biに変換するための電圧
レベル変換回路8iが基準電圧発生源１とアナログ演算回
路6iとの間に介在する。
圧ａの互いに独立した信号入力端子3i（以下ｉ＝１〜n,
n;整数とする。）および出力端子7iを有するアナログ演
算回路6iで必要とする基準電圧biに変換するための電圧
レベル変換回路8iが基準電圧発生源１とアナログ演算回
路6iとの間に介在する。
しかし、前述の従来技術では、レベル変換を行なうこと
による回路規模の増大が生ずるばかりではなく、基準電
圧レベルの増幅やインピーダンス変換のために演算増幅
器が必要であったり、抵抗分割等による消費電力の増大
があるため、各アナログ演算回路において使用可能な基
準電圧の範囲が制限されダイナミックレンジがせまくな
る場合があるなどの問題点を有していた。
による回路規模の増大が生ずるばかりではなく、基準電
圧レベルの増幅やインピーダンス変換のために演算増幅
器が必要であったり、抵抗分割等による消費電力の増大
があるため、各アナログ演算回路において使用可能な基
準電圧の範囲が制限されダイナミックレンジがせまくな
る場合があるなどの問題点を有していた。
本発明はかかる問題点を大幅に改善するもので、その目
的とするところは、互いに独立な信号入力端子および出
力端子を有する複数のアナログ演算回路に供給すべき任
意の基準電圧を同一の基準電圧発生回路を共用しつつ、
しかも従来のようなレベル変換回路の介在なしに実現す
ることにより、高集積化と低消費電力化が同時に可能な
半導体集積回路を提供することにある。
的とするところは、互いに独立な信号入力端子および出
力端子を有する複数のアナログ演算回路に供給すべき任
意の基準電圧を同一の基準電圧発生回路を共用しつつ、
しかも従来のようなレベル変換回路の介在なしに実現す
ることにより、高集積化と低消費電力化が同時に可能な
半導体集積回路を提供することにある。
本発明の半導体集積回路は、複数の入力端子を有するア
ナログ演算回路を有する半導体集積回路において、容量
素子を回路の構成要素として有するスイッチドキャパシ
タ回路で構成されその出力端子を第１のアナログ演算回
路の第１の入力端子に接続される第１の入力回路と、容
量素子を回路の構成要素として有するスイッチドキャパ
シタ回路で構成されその出力端子を前記第１のアナログ
演算回路の第２の入力端子に接続される第２の入力回路
と、容量素子を回路の構成要素として有するスイッチド
キャパシタ回路で構成されその出力端子を第２のアナロ
グ演算回路の第１の入力端子に接続される第３の入力回
路と、容量素子を回路の構成要素として有するスイッチ
ドキャパシタ回路で構成されその出力端子を前記第２の
アナログ演算回路の第２の入力端子に接続される第４の
入力回路と、前記第２の入力回路及び前記第４の入力回
路の入力端子に基準電圧を印加する基準電圧源とを有す
ることを特徴とする。
ナログ演算回路を有する半導体集積回路において、容量
素子を回路の構成要素として有するスイッチドキャパシ
タ回路で構成されその出力端子を第１のアナログ演算回
路の第１の入力端子に接続される第１の入力回路と、容
量素子を回路の構成要素として有するスイッチドキャパ
シタ回路で構成されその出力端子を前記第１のアナログ
演算回路の第２の入力端子に接続される第２の入力回路
と、容量素子を回路の構成要素として有するスイッチド
キャパシタ回路で構成されその出力端子を第２のアナロ
グ演算回路の第１の入力端子に接続される第３の入力回
路と、容量素子を回路の構成要素として有するスイッチ
ドキャパシタ回路で構成されその出力端子を前記第２の
アナログ演算回路の第２の入力端子に接続される第４の
入力回路と、前記第２の入力回路及び前記第４の入力回
路の入力端子に基準電圧を印加する基準電圧源とを有す
ることを特徴とする。
本発明の上記の構成によれば、各アナログ演算回路の基
準電圧入力端子に接続する入力回路に含まれる容量の容
量値を変更することにより、基準電圧入力回路を介して
アナログ演算回路に流入する電荷の制御が行なわれ、等
価的に任意の基準電圧が基準電圧入力端子に印加された
のと同等であると見なすことができ、さらに入力回路の
アナログスイッチを動作させるタイミングにより、印加
電圧の極性についても、その正転あるいは反転が可能で
あるなど、従来必要としたレベル変換回路は全く不要と
なり、しかも基準電圧の共用化が可能なため、回路規模
の軽減と同時に低消費電力化を実現するものである。
準電圧入力端子に接続する入力回路に含まれる容量の容
量値を変更することにより、基準電圧入力回路を介して
アナログ演算回路に流入する電荷の制御が行なわれ、等
価的に任意の基準電圧が基準電圧入力端子に印加された
のと同等であると見なすことができ、さらに入力回路の
アナログスイッチを動作させるタイミングにより、印加
電圧の極性についても、その正転あるいは反転が可能で
あるなど、従来必要としたレベル変換回路は全く不要と
なり、しかも基準電圧の共用化が可能なため、回路規模
の軽減と同時に低消費電力化を実現するものである。
第１図（ａ）は本発明の実施例による基準電圧の供給方
法を示す図であり、互いに独立な信号入力端子および出
力端子が２個の場合である。また、第１図（ｂ）は、第
１図（ａ）のアナログ演算回路の入力回路部分を示す図
である。
法を示す図であり、互いに独立な信号入力端子および出
力端子が２個の場合である。また、第１図（ｂ）は、第
１図（ａ）のアナログ演算回路の入力回路部分を示す図
である。
以下、実施例に基づき詳細に説明する。
第１図（ａ）において、基準電圧発生回路１の出力信号
ａは、互いに独立な信号入力端子31,32および出力端子7
1,72を有するアナログ演算回路61,62,の基準電圧入力端
子21,22を介して基準電圧入力回路51,52へ入力される。
このとき、第１図（ｂ）に示す回路においてアナログス
イッチS1〜S8を適当なタイミングで開閉すれば、入力容
量B1およびB2に充電された電荷Vin,C1,Vr・C2（ここでC
1,C2はB1,B2の容量値、Vinは入力信号電圧、Vrは基準電
圧発生回路の出力電圧である）は、演算増幅器Ａの帰還
容量B0への転送電荷としては、 となるため、 アナログ演算回路の入力容量比（C2/C1）を変更するこ
とにより等価的なVrを任意に変更することができる。
ａは、互いに独立な信号入力端子31,32および出力端子7
1,72を有するアナログ演算回路61,62,の基準電圧入力端
子21,22を介して基準電圧入力回路51,52へ入力される。
このとき、第１図（ｂ）に示す回路においてアナログス
イッチS1〜S8を適当なタイミングで開閉すれば、入力容
量B1およびB2に充電された電荷Vin,C1,Vr・C2（ここでC
1,C2はB1,B2の容量値、Vinは入力信号電圧、Vrは基準電
圧発生回路の出力電圧である）は、演算増幅器Ａの帰還
容量B0への転送電荷としては、 となるため、 アナログ演算回路の入力容量比（C2/C1）を変更するこ
とにより等価的なVrを任意に変更することができる。
従って、本発明の回路構成においては従来のような電圧
変換回路がなくても入力回路の容量値を変更するのみで
任意にみかけ上の基準電圧を設定することが可能であ
り、同一の基準電圧発生回路を共用することができる。
変換回路がなくても入力回路の容量値を変更するのみで
任意にみかけ上の基準電圧を設定することが可能であ
り、同一の基準電圧発生回路を共用することができる。
以上述べたように本発明によれば、同一の基準電圧発生
回路を共用しつつ従来必要とした電圧レベル変換回路が
全く不要となるばかりでなく、各アナログ演算回路で最
適な基準電圧を設定できるため、ダイナミックレンジの
低下がないなど、回路規模が小さくしかも低消費電力化
が可能なため集積化に有利である。
回路を共用しつつ従来必要とした電圧レベル変換回路が
全く不要となるばかりでなく、各アナログ演算回路で最
適な基準電圧を設定できるため、ダイナミックレンジの
低下がないなど、回路規模が小さくしかも低消費電力化
が可能なため集積化に有利である。
尚、本発明の実施例では、互いに独立した信号入力端子
および出力端子が２個の場合の一例について述べたが、
本発明の主旨を逸脱しない範囲で他にもいろいろな場合
が考えられ、アナログ演算回路についても、その回路伝
達関数については限定されるものではない。
および出力端子が２個の場合の一例について述べたが、
本発明の主旨を逸脱しない範囲で他にもいろいろな場合
が考えられ、アナログ演算回路についても、その回路伝
達関数については限定されるものではない。
第１図（ａ）は、本発明の実施例を示す図。 第１図（ｂ）は、第１図（ａ）におけるアナログ演算回
路の入力回路部を示す図。 第２図は、アナログ演算回路に任意の基準電圧を供給す
る場合の従来例を示す図。 １……基準電圧発生回路 2,2i……アナログ演算回路の基準電圧入力端子 3,3i……アナログ演算回路の信号入力端子 41,42……アナログ演算回路の信号入力回路 51,52……アナログ演算回路の基準電圧入力回路 6,6i……アナログ演算回路 7i……アナログ演算回路の出力端子 8i……（電圧）レベル変換回路 ａ……基準電圧発生回路の出力電圧 bi……（電圧）レベル変換回路の出力電圧 B0,B1,B2……容量 S1,S2,S3,S4,S5,S6,S7,S8……アナログスイッチ Ａ……演算増幅器
路の入力回路部を示す図。 第２図は、アナログ演算回路に任意の基準電圧を供給す
る場合の従来例を示す図。 １……基準電圧発生回路 2,2i……アナログ演算回路の基準電圧入力端子 3,3i……アナログ演算回路の信号入力端子 41,42……アナログ演算回路の信号入力回路 51,52……アナログ演算回路の基準電圧入力回路 6,6i……アナログ演算回路 7i……アナログ演算回路の出力端子 8i……（電圧）レベル変換回路 ａ……基準電圧発生回路の出力電圧 bi……（電圧）レベル変換回路の出力電圧 B0,B1,B2……容量 S1,S2,S3,S4,S5,S6,S7,S8……アナログスイッチ Ａ……演算増幅器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 進藤 正雄 長野県諏訪市大和３丁目３番５号 株式会 社諏訪精工舎内 (56)参考文献 特開 昭61−39615（ＪＰ，Ａ) 実開 昭56−85463（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】複数の入力端子を有するアナログ演算回路
を有する半導体集積回路において、 容量素子を回路の構成要素として有するスイッチドキャ
パシタ回路で構成されその出力端子を第１のアナログ演
算回路の第１の入力端子に接続される第１の入力回路
と、 容量素子を回路の構成要素として有するスイッチドキャ
パシタ回路で構成されその出力端子を前記第１のアナロ
グ演算回路の第２の入力端子に接続される第２の入力回
路と、 容量素子を回路の構成要素として有するスイッチドキャ
パシタ回路で構成されその出力端子を第２のアナログ演
算回路の第１の入力端子に接続される第３の入力回路
と、 容量素子を回路の構成要素として有するスイッチドキャ
パシタ回路で構成されその出力端子を前記第２のアナロ
グ演算回路の第２の入力端子に接続される第４の入力回
路と、 前記第２の入力回路及び前記第４の入力回路の入力端子
に基準電圧を印加する基準電圧源とを有することを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9649285A JPH0770965B2 (ja) | 1985-05-07 | 1985-05-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9649285A JPH0770965B2 (ja) | 1985-05-07 | 1985-05-07 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255117A JPS61255117A (ja) | 1986-11-12 |
| JPH0770965B2 true JPH0770965B2 (ja) | 1995-07-31 |
Family
ID=14166580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9649285A Expired - Lifetime JPH0770965B2 (ja) | 1985-05-07 | 1985-05-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770965B2 (ja) |
-
1985
- 1985-05-07 JP JP9649285A patent/JPH0770965B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61255117A (ja) | 1986-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |