JPH0771001B2

JPH0771001B2 - 誤差補正回路付ｄａ変換器

Info

Publication number: JPH0771001B2
Application number: JP61268323A
Authority: JP
Inventors: 直司鈴木; 龍彦加野
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1986-11-10
Filing date: 1986-11-10
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPS63121320A

Description

【発明の詳細な説明】「産業上の利用分野」この発明はデジタル信号をアナログ信号に変換するDA変
換器において、そのオフセットや利得変動などを自動的
に補正する誤差補正回路付DA変換器に関する。

「従来の技術」従来のこの種のDA変換器を第11図に示す。第11図におい
てDA変換器11からの変換されたアナログ電流出力は演算
増幅器よりなる反転形負帰還増幅器12を通じて出力端子
13に電圧出力として供給される。

校正時にはマイクロコンピュータよりなる制御部14から
DA変換器11へデータを送り、出力端子13の変換出力電圧
V_OをAD変換器15によりデジタル信号に変換されて、制御
部14に入力される。制御部14はDA変換器11に出力したデ
ータに対し、出力端子13の出力電圧V_Oの値に誤差がある
か否かをAD変換器15の出力により判定する。これに誤差
があれば制御部14はその誤差値に応じた補正データを補
正用DA変換器16へ供給し、補正用DA変換器16よりの変換
されたアナログ電流出力は加算回路12へ補正信号として
加算され、前記誤差を打消すようにする。

補正用DA変換器16の分解能をDA変換器11の分解能より高
くしておけばDA変換器11の最下位ビットLSB以下での補
正を行うことができる。この従来の誤差補正回路付DA変
換器では、DA変換器11の各入力データについてその各出
力を補正することができ、かつDA変換器11のオフセッ
ト、利得、直線状のすべてについて校正することができ
るが、その校正に時間が掛り、しかもその校正動作中は
DA変換器として使用することができない。つまりDA変換
器として使用しながら校正を行うことはできない。

「問題点を解決するための手段」この発明によればDA変換器の出力を標本化保持する補正
用標本化保持回路が設けられ、またDA変換器の出力を必
要に応じて積分して基準電圧と比較する比較器が設けら
れる。更にDA変換器の出力を標本化保持する標本化保持
回路が設けられる。

この標本化保持した状態で、例えばオフセット校正を行
うには制御部からDA変換器の出力がゼロとなるデータを
出力し、また補正用標本化保持回路からの補正アナロク
信号をDA変換器へ供給し、必要に応じてその時の誤差信
号を比較器で所定時間積分し、基準電圧（この例では0
V）と比較し、その出力が高レベルか低レベルかによ
り、補正データの過不足を判定して、補正データを補正
し、つまり補正用標本化保持出力回路から出力される補
正アナログ量を補正する。

標本化保持回路を用いて、出力を周期的に標本化保持し
て、その間に前述した校正動作を行い、DA変換動作を行
いながら、オフセットのドリフト補正などを自動的に行
う。

また前記例のように比較器で誤差分を積分拡大する場合
は高分解能の校正を行うことを比較的簡単な部品で行う
ことができる。

「実施例」第１図はこの発明の実施例を示す。DA変換器11は入力デ
ジタルデータに応じて複数の定電流源18が選択的に出力
され、その定電流が演算増幅器よりなる加算増幅器21に
て電流加算され、その加算信号は電圧として出力され
る。このDA変換器11の出力は標本化保持回路22により標
本化保持され、その出力は出力端子13にDA変換出力とし
て出力される。変換すべきデジタルデータはマイクロコ
ンピュータよりなる制御部14からDA変換器11へ供給され
る。なお、DA変換器11としては抵抗回路網を有する電流
出力形のものを用いてもよい。

この実施例ではDA変換器11の出力端子23に補正用標本化
保持回路24が接続され、その標本化保持出力は抵抗器25
を通じて電流に変換されて加算増幅器21へ補正信号とし
て供給される。

抵抗器25の抵抗値R₂により調整幅、校正の分解能が決定
される。

更にDA変換器11の出力端子23に比較器26が接続され、比
較器26はこの例ではその入力を積分すると共に、端子27
の基準電圧Vrと比較する。その比較された結果の比較器
26の出力電圧Vcは制御部14へ供給される。この積分は必
ずしも行わなくてもよい。

この誤差補正回路付DA変換器の動作は（イ）初期校正
と、（ロ）自動校正とがある。

（イ）初期校正動作（オフセット又は利得調整）補正用標本化保持回路24の出力データとして、DA変換器
11のオフセット電圧を打消すものを求め、そのデータを
制御部14内のメモリに記憶する。この動作は電源投入時
に行ない、制御部14内のRAMにそのデータを記憶させる
か、もしくは工場出荷時に行ないROMにそのデータを記
憶させる。

（ロ）自動校正動作（オフセット又は利得ドリフト打
消）（イ）の初期校正動作で求めたデータを補正用標本化保
持回路24に定期的に出力し、DA変換器11の出力を定期的
に基準電圧Vr、例えば0Vと比較しその結果を見てずれが
あれば補正用標本化保持回路24の出力データ、つまり補
正データを変化させる。これにより、オフセットドリフ
トを打消す。

（イ）及び（ロ）の動作によりDA変換器11の出力電圧を
常に基準電圧Vrと等しくする。

全体の動作を説明する前に比較器26の具体例を第２図を
参照して説明する。比較器26の分解能はDA変換器11の分
解能より、更に８〜４倍高いことが必要である。このよ
うな高分解を第２図の比較器26は実現している。入力端
子31は抵抗器32、半導体スイッチ33を通じて演算増幅器
34の反転入力側に接続され、演算増幅器34の非反転入力
側は基準電圧端子27に接続され、出力側と反転入力側と
の間に積分用コンデンサ35、また逆並列のダイオード3
6,37が接続されている。演算増幅器34の出力側は演算増
幅器38の非反転入力側に接続され、演算増幅器38の出力
側は抵抗器39を通じて演算増幅器41の反転入力側に接続
される。演算増幅器38の出力側は抵抗器42,43を通じて
端子27に接続され、抵抗器42,43の接続点は演算増幅器3
8の反転入力側に接続される。演算増幅器34,41の各反転
入力側間に半導体スイッチ44が接続されている。

ダイオード36,37は演算増幅器34よりなる積分器の飽和
防止回路である。第２図において、まずスイッチ33をOF
F、スイッチ44をONにして演算増幅器34,38の入出力側を
接続した閉ループを作り、コンデンサ35の電荷を放電す
ると共に、演算増幅器34,38のオフセット電圧e₁,e₂を打
消し、いわゆる自動ゼロ動作とする。この動作は下記の
ように解析される。

演算増幅器34,38の各利得をA₀₂,A₀₃（A₀₂≫1,A₀₃≫１）
とし、演算増幅器34,38の各入力電圧をv₁,v₂、演算増幅
器38のの出力電圧をv₃とすると、自動ゼロ動作状態で
は、 v₂＝−（v₁＋e₁）A₀₂ v₃＝（v₂＋e₂）A₀₃ v₁＝v₃ v₁＝−（v₁＋e₁）A₀₂A₀₃＋e₂A₀₃ となり、演算増幅器34,38のオフセットe₁,e₂は互に打消
される。抵抗器39は自動ゼロ動作の系の安定を計る為の
ものである。

次にスイッチ44をOFF,スイッチ33をONすると、積分器34
のコンデンサ35には抵抗器32を通して第１図中のDA変換
器11の出力電圧が積分される。

この積分時間を一定にして、その結果を基準電圧Vrと比
較判別する事により比較器26として使用される。この積
分時間は長ければ長いほど比較器26の分解能は上がる。

初期校正動作中は、標本化保持回路22を使用しないの
で、長時間にわたって積分できるが、自動校正動作では
標本化保持回路22を使用している為、積分時間は標本化
保持回路22が保持状態の時のみ積分による自動校正を一
定時間間隔で行なう。

第３図に初期校正動作中、第４図に自動校正中のスイッ
チ33,44、各電圧v₂,v₃,v₄の動作波形例をそれぞれ示
す。

第４図に示すように自動校正動作では積分動作はスイッ
チ33がON、スイッチ44がOFFの間、間歇的に行われる。
全体の積分時間長は必要とする分解能によって決定され
る。第４図における積分時間の合計値は第３図中の積分
時間と等しくされてある。

次に初期校正動作を第５図及び第６図を参照して説明す
る。制御部はまず最初の補正データとして最上位ビット
が“1"で以下最下位ビットまで“0"を記憶するとともに
これをDA変換器に入力し、これに相当する電圧をDA変換
器11の出力端子23に発生させる（ステップ）。DA変換
器11の出力が正負、正のみ、負のみの何れの場合も最初
は最上位ビットのみを“1"とする。次に標本化保持回路
24に対し標本化保持制御信号Ｓを与える（ステップ
）、この回路24は次に標本化保持制御信号Ｓが与えら
れるまでその標本値を保持する（Ｈで示す）。

端子23にゼロ電圧を発生させる予め決められたデータを
制御部14からDA変換器11に出力する（ステップ）。端
子23からの出力を比較器26は一定時間積分する（ステッ
プ）、この結果、回路24から出力されている補正デー
タとの誤差分が積分拡大される。比較器26の出力Vcが高
レベル“H"かを判定する（ステップ）。Vcが高レベル
でない場合は、現在の補正データが不足していると判定
して制御部14の記憶を更に１ビット下位を“1"にする
（ステップ）。その後自動ゼロ状態にする、つまりス
イッチ44をオンにする（ステップ）。次に制御部14は
記憶している補正データをDA変換器11に送出し標本化保
持回路24へ出力する電圧Va、つまり補正データを発生さ
せる（ステップ）。最下位ビットまで“1"を立てたか
を調べ（ステップ）、その処理が終っていなければス
テップへ戻り、以下同様の処理を行う。

この際にステップでVcの出力を調べた際に、Vcが“H"
であれば、ステップに移り、補正データが大き過ぎた
と判定して、その時の補正データ中のそれまでに“1"を
立てた最下位ビットを“0"にし、その１つ下のビットを
“1"にしてステップに移る。以下同様の処理を行う
が、この処理は逐次比較形のAD変換器と同じ動作であ
り、最終分解能まで処理を終了した時の標本化保持回路
24へ出力するデータ、つまり補正データが、このDA変換
器11のオフセット電圧に相当しこれは制御部14に記憶さ
れることになる。なお第５図中の↑印はステップで
制御部14が比較器26の出力を見て標本化保持回路24へ出
力するデータを変化させるタイミングを示す。

次に自動校正、つまりデジタルアナログ変換動作を行い
ながら校正処理を行う場合の動作を第７図及び第８図を
参照して説明する。まずｎの値を０にする（ステップ
）、次に標本化保持回路22へ入力データを出力し、そ
の時の出力端子23の値Vaを標本化保持回路22に標本化保
持する（ステップ）。これは校正動作と無関係で、通
常のDA変換動作である。

次に標本化保持回路24へ出力するデータ即ち初期校正時
に記憶していたデータを発生し、つまりオフセットを補
償する電圧を発生させ、その時のVaを標本化保持回路24
に標本化保持する（ステップ）、その後出力端子23の
電圧Vaが0Vになるデータを発生させ、スイッチ33を一定
時間オンにして積分動作を行わせ、つまり誤差分を積分
する（ステップ）。ｎがｍになったかを調べ（ステッ
プ）、ｍになっていなければｎを＋１して（ステップ
）ステップへ戻り、本来のDA変換出力の発生と、校
正のための処理とを行う。このことを繰返して、比較器
26において誤差分が加算拡大される。

ステップでｎがｍになると、ステップに移り、比較
器26の出力Vcが“H"かを調べる。これが“H"の場合は補
正し過ぎと判定してステップへ移り、標本化保持回路
24へ出力するデータ、つまり補正用データから“1"を引
き、自動ゼロ状態にする（ステップ）。つまりスイッ
チ44をオンにしてステップに戻る。

以下同様に本来のDA変換動作と、校正動作とを交互に行
う。ステップでVcが“H"でない場合は、補正不足と判
定してステップへ移り、標本化保持回路24への出力デ
ータ、つまり補正データに“1"を加えてステップへ移
る。

この例ではスイッチ44をオンにすることをｍ回行うごと
に↑のタイミングで比較器26の出力Vcを調べ、つまり誤
差分を加算拡大し、その状態に応じて標本化保持回路24
へ出力するデータ、つまり補正データを修正し、従って
通常動作におけるDA変換器11の出力に対し、標本化保持
回路24の出力を加えて補正するがその補正量を周期的に
修正することになる。

このようにして初期校正、自動校正の何れの場合におけ
るオフセットの自動補正を行うことができるが、利得を
自動校正するには次のようにすればよい。すなわち第９
図に第１図と対応する部分に同一符号を付けて示すよう
に、DA変換器11として、利得調整端子をもつものが用い
られ、DA変換器11のフルスケール値に近い基準電圧Vrを
比較器26の端子27に印加する。DA変換器11にフルスケー
ルの値を入力し、その時のDA変換器11の出力電圧Vaと基
準電圧Vrと比較することによりオフセット校正の場合と
同様に自動的に校正することができる。VaがVrと一致す
るように標本化保持回路24の出力（つまり入力データ）
を調整し、その出力をDA変換器11へ基準電圧の補正電圧
として供給して利得を制御する。

標本化保持回路24を省略して第10図に示すように補正用
アナログ出力回路として補正用DA変換器16を設け、この
DA変換器16の入力データを、比較器26の出力の状態に応
じて制御部14が制御することにより、前述と同様に校正
することができる。

「発明の効果」以上述べたようにこの発明によれば、標本化保持回路22
を用いてDA変換出力を標本が保持して出力しているた
め、DA変換動作においてもオフセット、利得の校正、そ
れらのドリフトの補正も自動的に行わせることができ、
DA変換器を有効に利用でき、かつ、長時間連続してDA変
換器を用いる場合は、その使用始めに対しオフセットや
利得にドリフトが生じ易いが、DA変換動作を中止するこ
となく自動的にその補償が行われる。

また前述したように比較器26に積分機能を設ける場合
は、DA変換器11のオフセット、利得の調整及びオフセッ
トドリフト、ゲインドリフトの補正を、DA変換器11の分
解能以上の精度で自動的に行なう事が出来る。

また、自動オフセット校正によって、第１図の演算増幅
器19のオフセットドリフトに起因する直線性誤差も補正
する事が出来る。

従来の校正に比べ、校正動作中も、DA変換器11の出力を
他に使用でき、前記例のように積分を行う場合は、補正
用にあまり高精度な回路部品は必要としない、などの特
徴がある。つまり前記実施例の場合は積分作用をもつ比
較器26を用い、小さいオフセットなどの誤差成分を積分
して拡大しているため、高精度のAD変換器や、部品を必
要とすることなく、高い精度の校正を行うことができ
る。

【図面の簡単な説明】

第１図はこの発明による誤差補正回路付DA変換器、第２
図は第１図中の比較器26の具体例を示す接続図、第３図
は初期校正動作の例を示すタイムチャート、第４図は自
動校正動作の例を示すタイムチャート、第５図は初期校
正動作時の各部の動作例を示すタイムチャート、第６図
は第５図の動作を示す流れ図、第７図は自動校正動作時
の各部の動作例を示すタイムチャート、第８図は第７図
の動作を示す流れ図、第９図はこの発明を利得校正に適
用した例を示すブロック図、第10図は従来の誤差補正回
路付DA変換器を示すブロック図である。

Claims

【特許請求の範囲】

【請求項１】入力ディジタル信号をアナログ信号に変換
するDA変換器と、そのDA変換器の出力側に接続され、その出力を標本化保
持する保持回路と、上記DA変換器の出力側に接続され、その出力を標本化保
持し、この保持出力を、抵抗器を通して上記DA変換器に
補正用アナログ信号として供給する補正用標本化保持回
路と、上記DA変換器の出力側に接続されて、上記DA変換器の出
力と基準電圧とを比較する比較器と、上記基準電圧を設定することができ、入力データを周期
的に上記入力ディジタル信号として供給し、これと同期
して上記保持回路にその標本化保持を行わせ、この標本
化保持動作の各隣接間において、記憶している補正デー
タを上記入力ディジタル信号として供給し、上記補正用
標本化保持回路にその標本化保持を行わせ、上記比較器
の比較結果に応じて、上記DA変換器の出力が上記基準電
圧に近づくように、上記補正データを補正する制御部
と、を具備する誤差補正回路付DA変換器。