JPH0771064B2

JPH0771064B2 - データの同期化方法と同期回路

Info

Publication number: JPH0771064B2
Application number: JP3508420A
Authority: JP
Inventors: セラック・ジェイムス・アーサー
Original assignee: ノーザン・テレコム・リミテッド
Priority date: 1990-05-18
Filing date: 1991-05-07
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: US5111485A; JPH05505712A; DE69104721T2; DE69104721D1; WO1991018457A1; CA2069092C; EP0529012B1; EP0529012A1

Description

【発明の詳細な説明】技術分野・産業上の利用分野この発明は、データの同期化方法及びその方法を実行す
るためのデータ同期回路に関する。特に、この発明は、
SONET（同期光ネットワーク）フォーマットで運ばれる
ように非同期データ信号を同期化し、同期化されたSONE
Tフォーマットにそのような信号をマッピングするポイ
ンタ制御に関するものである。

背景技術 SONETフォーマット（米国標準規格、T1.105−1988）
は、デジタル信号の多数の形式の通信に対し徐々に受け
入れられている。このフォーマット中で、種々のレベル
のSTS信号（同期転送信号）は、種々のレートの伝送デ
ータや、オーバーヘッド情報に対して規定れている。例
えば、51.84Mb/sのビット・レートを有するSTS−１信号
の各125μｓフレームは、８ビットバイトの９行・90列
から構成されると考えられる。そのうち３列は転送オー
バーヘッド（TOH）と呼ばれ、残りの87列はSTS同期化ペ
イロードエンベロープ（SPE）と呼ばれる。その87列の
うち84列（他の３列はSPEのパスオーバーヘッド（POH）
及び固定スタッフィングに対し使用される）は、各々が
12列のそれぞれに7VT（仮想種別）グループに分けられ
る。各VTグループは、いろいろな数とVTサイズ、例え
ば、4VT1.5s（即ち、1.5サイズのそれぞれに４つのV
T）、3VT2s、2VT3s、又は1VT6s等が収容できる。

この発明は、一般的に適用できるけれども、以下の詳細
な説明においては、簡単なためにVT1.5sの場合について
説明が行われ、他の状態では対応のコメントがされる。

一つのVT1.5は、９バイト行の３列から成り、それゆえ
に125μｓフレーム当り27バイトから構成されている。
いわゆる浮動VTモード中の27バイトの１バイト目（４フ
レームのスーパフレームの連続フレームの中の第１バイ
ト目、V1、V2、V3、又はV4）は、VTペイロードポインタ
として供給され、残る26バイト8VT・SPE）は、従来のDS
−１信号と同時に信号情報VT・POH及び固定スタッフィ
ングの125μｓフレーム当り193ビットを収容できる。バ
イト同期と呼ばれるマッピングの便利な形式中に、上記
DS−１フレーム中の24バイト又はDS−０チャンネル（19
2ビット）が、VT・SPEの24バイトの中に直接マッピング
配置され、残る２バイトは、シグナリングと、DS−１フ
レームビット、VT・POH情報バイトV5及びスタッフィン
グのために用いられる。

これらの２つの残りのバイトはVT・SPE中で互いに隣接
し、上記DS−１信号はVTと非同期であり、VT・SPEマッ
ピングの中の固定点でVT・SPEと非同期DS−１間で位相
比較が行われるという事実からマッピングに関する問題
が生じる。DS−１信号は非同期であるので、スタッフィ
ングは同期ネットワーク（VT周波数の調整）に関する周
波数差を補償しなければならない。この結果、次第に時
間を超えて変化するVT・SPEに関する上記２つの残りバ
イトの位置を生じる。公知の方法で、非同期DS−１デー
タは、スタッフィングを調整するために、その後同期し
て読み出されるデータバッファの中に書かれる。

こうして、VTペイロードポインタバイトV1の時間に、例
えば、位相比較、すなわちバッファの充満チェック、が
行われる。例えば、もしバイトV5がバイトV1のすぐ後に
続き、データバッファが満たされるならば、負のスタッ
フや対応のポインタ調整が要求され、その負のスタッフ
が次のスタッフィングの機会に実行される。従って、デ
ータバッファからのDS−１データバイトよりむしろスタ
ッフバイトＲが、V3バイト位置にスタッフされる。こう
して、次のバイトV1の時に、データバッファが充満され
ていると、まだ負のスタッフが要求されていることを示
す。これは再び次の機会に実行されるが、データバッフ
ァは１ビット、すわなちDS−１フレームビット、だけ空
になる。これは、V3バイト位置にスタッフされるべき次
のバイトが、データバイトというむしろシグナリングバ
イト（上記に述べられた２つの残りバイトの第２番目）
であるからである。こうして、次のデータバッファがま
だ満たされていれば、なお負のスタッフが要求されると
いうことを示している。この３番目の負のスタッフは次
の機会に実行され、それによってDS−１データバイトが
データバッファから読み出され、その充満レベルは、バ
イトV1時に評価されたときに、減少される。

125μｓフレームの他の時間に、一つの負のスタッフだ
けが行われる。これはデーアバッファからのデータバイ
トがすぐにV3バイトの位置にスタッフされるからであ
る。

こうして、非同期DS−１データをVT中に収容するために
スタッフィングの不規則に発生し、ほとんどの時間で一
つのスタッフが実行されるが、時々は３つの連続的なス
タッフが上記環境の下で実行される。この不規則性によ
ってデコードされた（非同期化された）DS−１信号中に
不要なジッタが生じる。この不規則性は、負のスタッフ
ィングに関して上述されているけれども、正のスタッフ
ィングを有する逆の状態でも発生する。

この問題は、VT・SPEデータに対しバッファリングを追
加することによって減少できるが、追加データの伝送遅
延を招来するので好ましくない。更に、可能な限り小さ
いサイズの単一の集積回路中で、DS−１とVT1.5信号フ
ォーマット間の変換に必要な回路を全て集積化すること
が非常に好ましい。この点から、集積回路チップ領域に
バッファリングを追加するための階段を追加することは
不利益である。従って、バッファリングを追加すること
はこの問題の現実的な解決にはならない。

従って、この発明の目的は、上記のような問題を減少し
又は実質的に回避する同期化データの改善方法を提供す
ることにある。

発明の開示この発明の一態様によれば、データの同期化方法が提供
され、この発明は、第１の非同期レートについてデータ
を記憶部にストアするステップ、第１のギャップクロッ
ク信号を生成するために第１レートよりも大きな第２の
同期レートでクロック信号をギャップ化するステップ、
第２のギャップクロック信号を生成するための所定の比
率で第１のギャップクロック信号をギャップ化するステ
ップ、前記第２のギャップクロック信号に従って記憶部
からデータを読出すステップ、前記第１のギャップクロ
ック信号、所定の比率によって乗算される前記第１のレ
ートとの周波数差をモニタするステップ、前記モニタさ
れた周波数差に従って前記周波数差を補償するために前
記第２のレートでクロック信号のギャップ化を制御する
ステップとを含む。

VTグループ信号にSONETフォーマットを適用すれば、第
２のレートは１から４の整数で分周される6.912MHzであ
り、すなわち、VT6に対しては6.912MHz、VT3に対しては
3.456MHzで、VT2に対しては2.304MHzであり、以下に述
べるようにVT1.5に対しては1.728MHzである。

VT1.5中の非同期DS−１信号に用いられる後者のケース
では、第１のレートは公称の1.544MHzであり、所定の比
は208/193である。この比は、各125μｓフレーム中で、
DS−１信号の193ビットとVT・SPEの208ビットがあるこ
とから生じる。

好ましくは、モニタを行うステップは、第１のギャップ
クロック信号のパルスをカウントし、前記所定の比率に
よって乗算される前記第１のレートでパルスをカウント
し、少なくとも１つの閾値で前記カウントされるパルス
間の差を比較するステップを含む。その閾値は、望まし
くは、データ記憶部の必要なサイズを最小にするような
小さな値である。

第２のレートでクロック信号にギャップを設けるステッ
プは、便宜的にクロック信号の選択されたパルスを阻止
するステップを含み、ギャップを制御するステップは、
好ましくは、追加パルスを選択的に阻止するか、又はク
ロック信号の選択されたパルスの阻止を抑制するステッ
プから構成される。VT1.5の場合に、各125μｓフレーム
中に27バイトがあり、そのうちの26バイトは各125μｓ
フレーム中でVT・SPEデータの26バイトに対して一般に
用いられる。クロック信号のパルスは、８つのパルスの
グループ中で阻止され、各フレーム26中で、８パルスの
グループはパスされ、８パルスの１つのグループは阻止
される。非同期データレートが非常に高く、負のスタッ
フが必要な場合は、１フレーム中で普通に阻止された８
パルスのグループは阻止されないので、VT・SPEの追加
バイトがVT1.5（バイトV3の位置）に含まれる。逆に、
非同期データレートが非常に低く、正のスタッフが必要
である場合、クロック信号の８つのパルスの追加グルー
プは、阻止される（次のバイトV3の位置で）。

この発明の他の態様によれば、同期回路が提供され、そ
の同期回路は、データ記憶部と、前記記憶部に非同期デ
ータをストアする手段、第１のギャップクロック信号を
生成するために同期クロック信号をギャップ化する第１
ギャップ化手段と、第２のギャップクロック信号を生成
するために所定の比率で前記第１のギャップクロック信
号をギャップ化する第２のギャップ化手段、前記第２の
ギャップクロック信号に従って前記記憶部からデータを
読出す手段、前記第１のギャップクロック信号と、前記
所定の比率で乗算される前記非同期データレートとの間
の周波数差をモニタするモニタ手段、前記モニタ手段に
応じて前記周波数差を補償するために前記第１のギャッ
プ化手段を制御する制御手段（30）を含む。

好ましくは、上記モニタリング手段は、第１のギャップ
クロック信号のパルスをカウントする第１のカウンタ、
同期クロック信号のパルスを、可能なときに、カウント
する第２のカウンタ、所定の比率で乗算される非同期デ
ータレート周波数で前記第２のカウンタをエネーブルに
する周波数乗算手段、少なくとも１つの閾値で前記第１
と第２のカウンタのカウント間の差を比較する比較手段
（88）を含む。

同期化するバイト同期DS−１の場合に比較を容易にする
ために、比較手段は、このましくは、カウントを示す３
つの最下位ビットより大きい第１と第２の各カウンタの
カウントの部分にだけ対応する。

第１と第２のカウンタは、便宜的に８ビットのモジュロ
208カウンタであり、所定の比の208/193に対応し、その
５つの最上位ビットカウンタ出力だけが上記比較手段で
比較される。

図面の簡単な説明この発明は添付図面を参照して以下の説明で更によく理
解される。

図１は、VT1.5の中のバイト同期DS−１信号の公知のフ
ォーマットを示す。

図２は、この発明の実施例によってVT1.5同期回路にバ
イト同期DS−１を図示するブロック図を示す。

図３は、図２の同期回路のより詳細な一部分を図示す
る。

発明を実施するためのモード図１において、米国標準規格T1.105−1988によって、VT
1.5の125μｓフレームのフォーマットが左上に図示され
る。これは米国標準規格のFig.9に示されているもので
ある。このフォーマットは、９行３列に配列され図示さ
れるように27個の８ビットバイトから成り、標準規格バ
イトの９行配列で構成される。

図１の中央には、浮動モードの対応の４フレームスーパ
フレームが図示される。これは標準規格のFig.20、36、
37に関連して説明されている。矢印10で示されるよう
に、各125μsVT1.5フレームの27バイトは、VTスーパフ
レームの右側に示されるように、１〜27の番号が連続し
て付されている。500μsVTスーパフレーム中の４つの連
続するVT1.5フレームのそれぞれの第１バイト（バイトV
1〜V4）は、以下に説明するように、VTペイロードポイ
ンタバイトである。バイトV1、V2は共に、VTスーパーフ
レームの左に示される番号０〜103に従って、VT・POH
（パスオーバヘッド）バイトV5へのポインタを含み、こ
のV5はVTスーオパフレームによって運ばれるVT・SPE
（同期ペイロードエンベローブ）の104バイトに対応す
る。バイトV5はVTスーパフレームによって運ばれるVT・
SPEの開始を示し、それはVTスーパフレームのバイト０
〜103の任意の位置に置くことができる。

図１の右側には、VT・SPEが示され、これは矢印12で示
されるように移動したバイトV5で開始する。VT・SPE
は、500μｓのスーパフレームを有し、それぞれ26バイ
トの４つのフレームから成り、バイトV5の任意の位置で
VTスーパフレームと交差する。すなわち、それは、一般
に１つのVTスーパフレームで開始し、次のVTスーパフレ
ームで終了する。

図示されるように、VT・SPEの最初のフレーム中の第１
バイトは、VT・POHバイトV5である。VT・SPEの他のフレ
ームのそれぞれの第１バイトは、固定スタッフィングバ
イトＲである。VT・SPEの各フレームの第２バイトSIGは
シグナリングバイトであり、それは標準規格のFig.47で
述べるように、８ビットから成り、そのうち２ビットは
シグナリング位相インジケータを構成し、４ビットはシ
グナリング情報を示し、１ビットはDS−１フレームビッ
トであり、１ビットは固定スタッフィングビットであ
る。これらの２バイトに加えて、このVT・SPEの各フレ
ームは24バイトを供給し、それはDS−１信号中に24個の
DS−０チャンネル（192ビット）を含み、バイト同期化
法で満たされる。

VT周波数を適正にするために、DS−１信号の非同期によ
る正と負のスタッフィング、VTペイロードポインタバイ
トが用いられる。更に詳しく説明すると、バイトV1、V2
に含まれるバイトV5へのポインタは、10ビットポインタ
でもよく、そのうち５ビットは現在のVTスーパフレーム
中の正のスタッフを示すために反転され、他の５ビット
は現在のVTスーパフレーム中の負のスタッフを示すため
に反転される。多数決定回路と4VTスーパフレーム当り
１スタッフの制限は、標準規格においてより明確に述べ
られている。負のスタッフ（DS−１の周波数が高い）に
対しては、バイトV3がVT・SPEのバイトで重ね書きさ
れ、また正のスタッフ（DS−１の周波数が低い）に対し
ては、VT・SPEデータバイトはバイトV3のすぐ後のバイ
トには書き込まれない。

イントロで述べたように、例えばもしVT1.5で実行され
た非同期DS−１信号のデータレートが1.544Md/sの規準
レートよりも高ければ、負のスタッフィングは、このよ
り高いデータレートを調整するために負のポインタ調整
と一緒に実行されねばならない。このようにVTスーパフ
レームにおいて、バイトV3はVT・SPEの１バイトを運ぶ
ために用いられ、これは、上述のようにVTペイロードポ
インタバイトV1、V2中でビット反転によって表示され
る。負のスタッフがある各VTスーパフレームに続く次の
VTスーパフレーム中で、バイトV1、V2のポインタは、１
バイトだけ移動されその後のバイトV5の変更位置を示す
ために１つ（モジュロ104）だけ減少される。新たなポ
インタ値は、標準規格に従って、少なくとも２つのVTス
ーパフレームの他に対して一定に維持され、４つのVTス
ーパフレームの各々の最大レートで連続するスタッフを
取る。

更に、イントロで述べたように、これはジッター問題を
提起し、その中で例えば、バイトV1のすぐ後、即ち番号
78の位置、にバイトV5がくる場合、及び負のスタッッフ
がDS−１信号が書込まれるデータバッファの充満のため
に必要な場合、３つの連続する負のスタッフがスタッフ
バイトＲとして挿入され、その後、次のシグナルバイト
SIG、そして最終的に次のデータバイト（DS−０チャン
ネル１バイト）が連続的にバイトV3の中にスタッフされ
る。逆に、バイトV5とその直後のバイトSIGとがバイトV
1の直前に先行する場合に、３つの連続的な正のスタッ
フが挿入される。

このジェター問題は、図２に示すように、この発明の実
施例に従って、１バイト同期DS−１をVT1.5同期回路に
用いることで、実質的に避けられる。

図２の同期回路は、読込み・書込みアドレスカウンタを
含むDS−１データ記憶部（バッファ）20と、DS−１フレ
ーム論理回路22及びセレクタ24とから構成される。更
に、同期回路は、周波数乗算器26、仮想バッファ・ポイ
ンタ生成器28、VT1.5装置状態30、VT・SPE状態装置32と
から構成される。ブロック26、28、30は、図３を用いて
以下により説明される。状態装置30は、周波数分周回
路、カウント回路と、論理回路とから構成される。状態
装置32は同様に、以下に説明するような回路から構成さ
れる。セレクタ24はバッファを含まず、また種々な信号
を単に選択し、以下に述べるようにその信号はVT1.5出
力線34にVT1.5バイトを生成するために供給される。ブ
ロック20と22は、一般によく知られた形式であり、これ
らの詳細な説明は省略する。

線36に入力される非同期DS−１信号ビットは、線38に供
給される再生DS−１クロック信号の制御の下にデータバ
ッファ20に書き込まれる。上記VT・SPE状態装置32は、
線40にギャップクロック信号を生成する。このギャップ
はデータバッファ20からセレクタ24に読み出されるDS−
１ビットに従って、VT1.5とVT・SPEオーバヘッドに相当
する。線40上に読出されたDS−１ビットとギャップクロ
ック信号とは、またDS−１フレーム論理回路22に供給さ
れ、VT・SPE状態装置32をDS−１フレームに整合させる
ために用いられるフレームパルスを線42を経てVT・SPE
状態装置32に供給する。また、フレーム論理回路22はVT
1.5データストリームに整合するために線44を経てセレ
クタ24にフレームとシグナル情報を供給する。

書込みと読出しの相対位相が直接比較される公知のバッ
ファ記憶装置と比べて、図１の回路においては、書込み
と読出しの位相の直接比較、すなわち、書込みと読出し
のカウンタのカウントの比較はされない。従って、この
回路においては、初期の電源オン、バッファのオーバフ
ローかアンダーフロー又はDS−１信号の喪失のようなエ
ラー状態に関し、図示されない手段によって、書込みと
読出しのカウンタのカウントがリセットされ、書込みカ
ウントはこれらのカウンタのカウント容量の半分、すな
わち、データバッファサイズの半分だけ読出しカウント
を進める。

上記データバッファサイズは、同期回路の集積化を容易
にし及びデータ伝送遅延を最小化するために、望ましく
は可能な限り小さい方がよいが、DS−１データレートの
変化とVT・SPEとVT1.5信号のオーバーヘッド情報のため
に必要なバッファからのギャップ読出しを収容するため
の十分なサイズでなければならない。少なくとも70ビッ
トのデータバッファサイズが要求と考えられる、実際に
は80ビットのサイズが適宜的に用いられる。

周波数6.912MHzを有する同期クロック信号C6.9は、VT1.
5信号を処理するために図示されない回路から周波数乗
算器26に供給される。この周波数6.912MHzは、図３で下
記に述べるように、線46に周波数1.728MHzの同期クロッ
ク信号C1.7を生成するために、４分周され、この同期ク
ロック信号C1.7は、ブロック28、30に供給される。ま
た、上記VT1.5状態装置30は、SYNC信号を有するVT1.5信
号処理回路から供給される。この信号SYNCはVT1.5状態
装置30の状態を次の回路に整合するために供給される。
VT1.5状態装置30は、図１に示されるVTスーパフレーム
に相当し、連続的に循環する108の状態を有する。

VT1.5状態装置30は、C1.7クロック信号から、第１ギャ
ップビットクロック信号を生成し、通常、その第１ギャ
ップビットクロック信号は、ブロック28、32に接続され
る線48上に、バイトV1、V2、V3、V4の間以外に、C1.7ク
ロック信号の各８パルスからなるグループから構成され
る。スタッフィング及びその結果生じるポインタ調整と
の間に、この第１のギャップクロック信号は、バイトV3
の間に負のスタッフをギャップ化しないために、及びバ
イトV3に続くデータバイトの間正のスタッフを追加的に
ギャップ化するために、調整される。仮想バッファ・ポ
インタ生成器28は、線50を経て、VT1.5状態装置30及び
セレクタ24に、スタッフィングとその後のポインタ調整
の必要性と方向とを表示し、また線52を経て、セレクタ
24にポインタ値を供給する。これについては、以下に述
べる。

VT1.5状態装置30は、バイトV1からV4の時に、線56を経
て仮想バッファ・ポインタ生成器28及びセレクタ24に、
制御信号とタイミング信号とを供給する。仮想バッファ
・ポインタ生成器28は、また線58を経て、乗算器26から
制御信号が供給され、乗算器26は、線38上のDS−１クロ
ック信号に比208/193を周波数乗算することによってこ
の制御信号を生成する。この比は、入力DS−１信号の各
125μｓフレームのビットの数に対するVT・SPEの各125
μｓフレームのビットの数の比である。

上記VT・SPE状態装置32は、104の状態を有し、図１に示
されるVT・SPEスーパフレームの26バイトからなる４フ
レームに相当し、線48上の第１ギャップクロック信号に
応答して連続的に循環する。それは、図１に示されるよ
うに、208ビットのVT・SPEフレームの中の193DS−１デ
ータビットの特性に対応して、線48上の第１ギャップク
ロック信号を208/193のギャップ比でギャップ化し、既
に述べたように線40に第２ギャップビッククロック信号
を生成する。上記VT・SPE状態装置32はまた、線60上に
セレクタ24への制御信号、及びバイトV5の時に線62上に
仮想バッファ・ポインタ生成器28へのタイミング信号を
生成する。

上記に述べた同期回路部の動作は、更にブロック26、2
8、30を示す図３を参照して、以下により詳細に説明さ
れる。ブロック26と28は、スタッフィングがいつ必要か
を決定し、更に以下に述べるように、調整ポイントの値
を供給する。図３において、ブロック26、28、30の各回
路は破線で分割して表現される。

乗算器26は、４分周器70と、２つのＤタイプフリップフ
ロップ72、74と、制御可能な12/13分周器76と、16分周
器78と、RSフリップフロップ80と、13分周器82とから成
る。

乗算器26は、クロック信号C6.9が供給れ、既に延べたよ
うに、線46にクロック信号C1.7を生成するために、分周
器70によって４分周される。また、クロック信号C6.9は
フリップフロップ72と74のクロック入力Ｃに供給さ、そ
の２つのフリップフロップは線38の非同期DS−１クロッ
ク信号の再タイミングをとるために直列に接続される。
非同期DS−１クロック信号は、第１のフリップフロップ
72のデータ入力Ｄに供給れ、再タイミングされた信号は
第２のフリップフロップ74の出力Ｑに生成され、その出
力は制御可能な分周器76の入力に供給される。

制御可能な分周器76は通常12分周されるが、÷13入力に
供給される信号に応じて13分周される。この信号は、16
分周器78の出力から供給され、その入力は制御可能な分
周器76の出力に接続される。従って、これらの２つの分
周器は、分周器78の15の状態を介して分周器76は12分周
し、そして分周期78の一つの状態で分周器76は13分周
し、これによって全シーケンスでは193（15x12＋13）周
期のDS−１クロック信号となる。

また、制御可能な分離器76の出力は、RSフリップフロッ
プ80のセット入力Ｓに供給され、そのリセット入力Ｒは
13分周器82の出力に接続される。フリップフロップ80の
出力Ｑは、13分周器82のイネーブル入力Ｅに線58によっ
て接続される。線58上のフリップフロップ80の出力によ
ってイネーブルされる時、クロック信号C1.7はそのクロ
ック入力Ｃに供給され、13分周器はクロック信号C1.7を
13分周する。こうして、分周器78の16の状態の各期間
に、分周器82はクロック信号C1.7の13サイクル上で一つ
の分周サイクルを完了し、所望の208/193（16×13＝20
8）の周波数多重を供給する。

仮想バッファ・ポインタ生成器28は、２つのMOD（モジ
ュロ）208カウンタ84、86と、比較ラッチ88と、論理回
路90と、アップ／ダウンカウンタ92とから構成される。
13分周器82と同様な方法で、線46上のクロック信号C1.7
はカウンタ86のクロック入力Ｃに、線58上の信号はイネ
ーブル入力Ｅに供給され、それによって、このカウンタ
86は分周器78、82によって定められる16÷13サイクルに
同期化して動作する。言い替えれば、カウンタ86はその
入力Ｅを介してカウントできるときにクロック信号C1.7
のパルスをカウントし、線38上の非同期DS−１データ信
号の実際のレートの208/193倍のレートでカウントする
ことが周波数乗算器26によって可能となる。仮想バッフ
ァ・ポインタ生成器28の残りの部分は更に以下に述べ
る。

VT1.5状態装置30は、クロックギャップ回帰100と、８分
周器102と、MOD27カウンタ104と、デコーダ106と、MOD4
カウンタ108と、更にデコーダ110と、MOD104カウタ112
とから構成される。線46のクロック信号C1.7はクロック
ギャップ回路100に供給され、既に述べたように線48
に、制御線116を経てデコーダ106の制御の下でギャップ
ビットクトロック信号を生成する。また、線46上のビッ
トクロック信号C1.7は８分周器102に供給され、MOD27カ
ウンタ104によってカウントされる対応のバイトクロッ
ク信号をその出力に生成する。このカウンタ104の27状
態は、図１に示すVT1.5の各フレーム中の27バイトに相
当し、デコーダ106によってデコーダされ、線118を経て
カウンタ104のカウントが供給される。既に参照された
次のVT1.5処理回路からの信号SYNCは、分周器102とカウ
ンタ104、108のリセット入力Ｒに供給され、VT1.5信号
に対する動作を同期化する。

デコーダ106はまた、線50を経て、更に以下に説明され
るポインタ調整信号ＮとＰが供給され、また線120を経
てデコーダ110からのV3バイトタイミング信号が供給さ
れる。そして、デコーダ106は必要なときスタッフィン
グを遂行するため既に述べた方法で線116を経てクロッ
クギャップ回路100を制御するため、これらの信号を使
用する。図１に示すように、バイトV1からV4までに対応
するカウンタ104の各サイクルの第１の状態において、
デコーダ106は、各VTスーパフレームの４つのフレーム
に対応する状態を有するMOD4カウンタ108に出力パルス
を供給する。このカウンタ108のカウントは、その出力
にバイトV1からV4までの時間にタイミング信号を供給す
るデコーダ110に供給される。バイトV2の時間における
タイミング信号は、線122を経てMOD104カウンタ112のリ
セット入力Ｒに供給され、そのカウンタ112にはカウン
タ104の他の26状態のそれぞれの間にパルスがデコーダ1
06から線124を経て供給される。従って、カウンタ112
は、図１におけるVTスーパフレームの左側に示されるバ
イトV2に続いて起きる０カウントで、各VTスーパフレー
ムの間に０から130までのバイトカウントを行う。

スタッフとポインタ調整がない場合、そしてまたVTスー
パフレームの中でバイトV5の時間がバイトV3の時間に続
くときのスタッフとポインタ調整の場合、そのアップ／
ダウンカウンタ92は、単にラッチとして動作し、バイト
V5の時間の信号によってロード入力Ｌを経て制御され、
線56を経てデータ入力INに並列に供給されるカウンタ11
2のカウントを読み出すために、線62上のVT・SPE状態装
置32によって供給される。そのカウンタはそれから、セ
レクタ24に線52にポインタ値としてこのラッチされたカ
ウントを供給する。

負又は正スタッフの場合及びポインタ調整に応じて、以
下に述べるように、比較・ラッチ88は線Ｎ又はＰにそれ
ぞれ信号を生成し、これらの線は既に説明したポインタ
調整線50を構成する。これらの信号は、それぞれアップ
／ダウンカウンタ92のダウンＤとアップＵカウント方向
制御入力に供給される。このカウンタ92のクロック入力
Ｃでは、線ＮとＰのどちらかの信号が存在すう場合に、
論理回路90から、デコーダ110から供給されるV3バイト
の時間にクロックパルスが供給される。このように、VT
スーパフレーム中でバイトV5の時間がバイトV3の時間に
先行するとき、V3バイトの時間のクロックパルスは、V3
バイトの時間、すなわち次のVTスーパフレームのバイト
V1とV2にセレクタ24によって用いられる前に、ラッチカ
ウントを減少させ（負の調整）、又は増加させる（正の
調整）。

MOD208カウンタ84は、線48からそのクロック入力に供給
されるギャップビットクロック信号を有し、そしてVT1.
5状態装置30によって要求されるVT・SPEの数をカウント
する。MOD208カウンタ86は、前述した説明から理解され
るように、DS−１データバッファ20から生成される平均
値であるVT・SPEビットの数のカウント、すなわち208/1
93の比によって乗算されたる非同期DS−１ビットレート
周波数のカウントを供給する。従って、これらのッカウ
ンタのカウントは、それぞれVT・SPEビットに対する仮
想バッファへの読出し、書込みポインタと見做される。
別々のVT・SPEビットバッファが実際には供給されない
ので、ここでは仮想バッファが参照される。カウンタ8
4、86は、共に、既に述べたようにDS−１データバッフ
ァカウンタのリセットとともにゼロにリセットされる。
各カウンタに対するカウント容量208は、図１に示すよ
うに各VT・SPEスーパフレームのビット数に対応し、そ
のカウンタは８ビットカウンタであることが要求され
る。

カウンタ84と86とがビットレートでクロックされるが、
VT・SPEはバイト同期であるので、各８ビットカウンタ
の５つの最上位ビット（MSB）出力だけが使用され、３
つの最下位ビット（LSB）出力は８で割り又はビット／
バイト変換をするため捨てられる。カウンタ84と86の五
つのMSB出力は比較・ラッチ88の入力に供給され、そこ
で、これらのバイトカウント間の差が決定され、それを
正と負のスタッフ閾値と比較される。これらの比較の結
果は、デコーダ110から供給されるバイトV1の時間にラ
ッチされ、線50上にそれぞれ正Ｐと負Ｎのポインタ調整
制御信号を発生する。

例えば、そのポインタ調整（交互の正負スタッフィレ
グ）中に発振を避けるために、閾値がセットされ、生成
されるべき正又は負のスタッフに対し比較されたカウン
ト間で１バイト以上の差異が存在しなければならない。
この場合に、もしカウンタ84のカウントがカウンタ86の
カウントを２バイト越えることを比較器・ラッチ88が検
出する場合は、比較器88は信号Ｐ、すなわち正のスタッ
フとポインタ調整を生成する。一方、もしカウンタ86の
カウントがカウンタ84のカウントを２バイト越えること
を比較器・ラッチ88が検出する場合は、比較器88は信号
Ｎ、すなわち負のスタッフとポインタ調整を生成するこ
とになる。比較・ラッチ88に使用される比較的小さい閾
値は、同期回路で用いられるDS−１データバッファ20の
サイズを小さくするのを容易にする。

比較・ラッチ88での比較を容易にするために、カウンタ
84と86とは反対方向（１つはアップ、他はダウン）にカ
ウントするように準備され、そして比較・ラッチ88は、
一般に−２から＋２の範囲の出力を有する加算器と、線
50上に信号ＰとＮを生成するための単純論理又はゲート
回路とから構成される。

図２と図３において上述された同期回路は、実質上、デ
ータバッファの追加を要求することなく、また実際的な
困難性なく、イントロで論議したジッタの問題を解決し
ている。これは、スタッフィングとポインタ調整の必要
性を決定するためカウンタ84と86のカウントを比較する
ことによって達成される。これらのカウンタは、それぞ
れ効果的に、VT1.5信号に対し取られるVT・SPEビットの
レートと、非同期DS−１信号中で供給されるDS−１ビッ
トの周波数乗算（208/193で）レートをカウントする。
この比較は、本来、図１で述べられたように本来的にVT
・SPEの形式を考慮しているので、この形式によって生
じるジッターの問題は避けられる。

この発明は、主に、負のスタッフィグに関連して上述さ
れたけれども、同様のコメントの正のスタッフィングの
状態、すなわち、非同期DS−１信号が比較的低い周波数
である状態にも適用される。さらに、特に、VT1.5同期
回路のバイト同期DS−１について上述されているが、こ
の発明の原理は、他の形式の同期回路、すなわち、他の
入力データ信号、SONET形式の他のVTサイズ、同期信号
中のオーバーヘッド情報による潜在的ジッタの問題を有
する他の信号形式等にも適用される。

Claims

【特許請求の範囲】

【請求項１】第１の非同期レートについてデータを記憶
部にストアするステップと、第１のギャップクロック信
号を生成するために第１レートよりも大きな第２の同期
レートでクロック信号をギャップ化するステップとから
構成されるデータを同期化する方法において、第２のギャップクロック信号（40）を生成するために所
定の比率で第１のギャップクロック信号（48）をギャッ
プ化する（32）ステップと、前記第２のギャップクロック信号に従って記憶部（20）
からデータを読出すステップと、前記第１のギャップクロック信号と、所定の比率によっ
て乗算（26）される前記第１のレートとの周波数差をモ
ニタ（28）するステップと、前記モニタされた周波数差に従って、前記周波数差を補
償するために前記第２のレートでクロック信号（46）の
ギャップ化（100）を制御する（30）ステップとを含む
ことを特徴とするデータを同期化する方法。
【請求項２】請求項１の方法において、前記第２のレー
トは１から４の整数で分周された6.912MHzであることを
特徴とするデータを同期化する方法。
【請求項３】請求項１の方法において、前記第２のレー
トは1.728MHzであることを特徴とするデータを同期化す
る方法。
【請求項４】請求項１の方法において、前記第１のレー
トは公称の1.544MHzであり、前記所定の比率は208/193
であることを特徴とするデータを同期化する方法。
【請求項５】請求項１から４のいずれかの方法におい
て、前記モニタのステップは前記第１のギャップクロッ
ク信号のパルスをカウントする（84）ステップと、前記
所定の比率によって乗算される前記第１のレートでパル
スをカウントする（86）ステップと、少なくとも１つの
閾値で前記カウントされるパルス間の差を比較（88）す
るステップから構成されることを特徴とするデータを同
期化する方法。
【請求項６】請求項１から４のいずれかの方法におい
て、前記第２のレートで前記クロック信号をギャップ化
するステップは前記クロック信号の選択されたパルスを
阻止するステップから成り、前記ギャップ化を制御する
ステップは選択的に追加パルスを阻止し又は前記クロッ
ク信号の選択されたパルスの阻止を禁止するステップか
ら成ることを特徴とするデータを同期化する方法。
【請求項７】請求項６の方法において、前記クロック信
号のパルスは８つのパルスのグループで阻止されること
を特徴とするデータを同期化する方法。
【請求項８】データ記憶部と、前記記憶部に非同期デー
タをストアする手段と、第１のギャップクロック信号を
生成するために同期クロック信号をギャップ化する第１
ギャップ化手段とから成る同期回路において、さらに、第２のギャップクロック信号（40）を生成するために所
定の比率で前記第１のギャップクロック信号（48）をギ
ャップ化する第２のギャップ化手段（32）と、前記第２のギャップクロック信号に従って前記記憶部
（20）からデータを読出す手段（20、40）と、前記第１のギャップクロック信号と、前記所定の比率で
乗算される前記非同期データレートとの間の周波数差を
モニタするモニタ手段（26、28）と、前記モニタ手段に応じて前記周波数差を補償するために
前記第１のギャップ化手段（100）を制御する制御手段
（30）とを含むことを特徴とする同期回路。
【請求項９】請求項８の同期回路において、前記モニタ
手段は、前記第１のギャップクロック信号のパルスをカウントす
る第１のカウンタ（84）と、前記同期クロック信号のパルスを、可能なときに、カウ
ントする第２のカウンタ（86）と、前記所定の比率で乗算される非同期データレート周波数
で前記第２のカウンタをエネーブルにする周波数乗算手
段（26）と、少なくとも１つの閾値で前記第１と第２のカウンタのカ
ウント間の差を比較する比較手段（88）と、を含むことを特徴とする同期回路。
【請求項１０】請求項９の同期回路において、前記比較
手段（88）は、前記カウントを示す３つの最下位ビット
より大きい前記第１と第２の各カウンタのカウントの部
分にだけ対応することを特徴とする同期回路。
【請求項１１】請求項10の同期回路において、前記第１
のギャップ化手段は前記同期クロック信号の８つの連続
パルスのグループを阻止することによって前記同期クロ
ック信号をギャップ化するように構成されることを特徴
とする同期回路。
【請求項１２】請求項９、10、又は11の同期回路におい
て、前記第１と第２のカウンタ（84、86）はモジュロ20
8のカウンタであり、前記所定の比率は208/193であるこ
とを特徴とする同期回路。
【請求項１３】請求項８の同期回路において、前記第１
のギャップ化手段（100）は、前記同期クロック信号の
８つの連続パルスのグループを阻止することによって前
記同期クロック信号（46）をギャップ化するように構成
され、前記第１のギャップ化手段を制御する前記制御手
段（30）は前記モニタされた周波数差が第１の極性のと
きに８つのパルスの追加的グループを阻止し、及び前記
モニタされた周波数差が第２の反対極性のときに前記ク
ロック信号の８つのパルスのグループの阻止を禁止する
ために前記第１のギャップ化手段を制御する手段（10
6）から構成されることを特徴とする同期回路。