JPH0773215B2 - Digital analog conversion method - Google Patents
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- JPH0773215B2 JPH0773215B2 JP61255157A JP25515786A JPH0773215B2 JP H0773215 B2 JPH0773215 B2 JP H0773215B2 JP 61255157 A JP61255157 A JP 61255157A JP 25515786 A JP25515786 A JP 25515786A JP H0773215 B2 JPH0773215 B2 JP H0773215B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はディジタル信号をアナログ信号に変換するディ
ジタルアナログ（D/A）変換方法に関し、特にパルスナ
ンバモジュレーション（PNM）方式又はパルスワイズス
モジュレーション（PWM）方式によるディジタルアナロ
グ変換方法に関する。Description: TECHNICAL FIELD The present invention relates to a digital-analog (D / A) conversion method for converting a digital signal into an analog signal, and particularly to a pulse number modulation (PNM) method or a pulse width modulation (PNM) method. PWM) method for digital-analog conversion method.
［従来の技術］ ディジタル信号をアナログ信号に変換するためのD/A変
換器としては、第５図に示すような回路10が知られてい
る。この回路10は、CMOS構造のインバータ回路12とその
出力端に接続された出力抵抗14及び出力容量16から成っ
ている。即ち、上記CMOSインバータ回路12は、直列に接
続されたPMOSスイッチ18とNMOSスイッチ20から成ってお
り、PMOSスイッチ18のソースが電源端子22に接続され、
NMOSスイッチ20のソースが基準電位点24に接続されてい
る。そしてこれらのスイッチ18,20のゲートが、該回路1
0の入力端26に接続されている。またこれらのスイッチ1
8,20のドレインが、上記出力抵抗14を介して出力端子28
に接続されると共に、該出力端子28と基準電位点との間
に上記出力容量16が接続されている。[Prior Art] As a D / A converter for converting a digital signal into an analog signal, a circuit 10 as shown in FIG. 5 is known. This circuit 10 is composed of an inverter circuit 12 having a CMOS structure, an output resistor 14 and an output capacitor 16 connected to the output terminal thereof. That is, the CMOS inverter circuit 12 is composed of the PMOS switch 18 and the NMOS switch 20 connected in series, the source of the PMOS switch 18 is connected to the power supply terminal 22,
The source of the NMOS switch 20 is connected to the reference potential point 24. The gates of these switches 18 and 20 are connected to the circuit 1
It is connected to input terminal 26 of 0. Also these switches 1
The drains of 8, 20 are connected to the output terminal 28 via the output resistor 14 above.
The output capacitance 16 is connected between the output terminal 28 and the reference potential point.
このような構成の回路10を例えばPWM方式て動作させる
には、第６図（ａ）に示すようなPWNクロックを入力す
れば良い。同図に於いて（１）はデューティが50％のク
ロックであり、これはD/A変換器の「０」の値に相当す
る。なお、同図（ｂ）は、この入力クロックが、仮に正
弦波状に変化するとした場合に、どのような電圧に相当
するかを概略的に示している。（２）は、デューティが
100％のクロックであり、これはD/A変換器の正側のフル
スケールに相当する。（３）は、デューティが０％のク
ロックであり、これはD/A変換器の負側のフルスケール
に相当する。このことから、（４）のように、１クロッ
クの時間をtcとし、且つ入力が正弦波で、tn時刻に於け
る入力の振幅がsin（ωtn）で表わされる時は、クロッ
クの論理「１」の時間taは、 で表わされる。また、論理「０」の時間taは、 で表わされる。In order to operate the circuit 10 having such a structure by the PWM method, for example, a PWN clock as shown in FIG. 6 (a) may be input. In the figure, (1) is a clock with a duty of 50%, which corresponds to a value of "0" of the D / A converter. It should be noted that FIG. 9B schematically shows what voltage the input clock corresponds to if it changes in a sine wave shape. (2) has a duty
The clock is 100%, which corresponds to the positive full scale of the D / A converter. (3) is a clock with a duty of 0%, which corresponds to the negative full scale of the D / A converter. From this, as shown in (4), when the time of one clock is t c , the input is a sine wave, and the amplitude of the input at time t n is represented by sin (ωt n ), The time t a of logic “1” is It is represented by. Further, the time t a of logic “0” is It is represented by.
第７図は、第５図の等価回路を示すものであり、PMOS及
びNMOSスイッチ18及び20はそれぞれ、理想スイッチとト
ランジスタ「オン」抵抗の直列接続として表わされてい
る。即ちPMOSスイッチ18は、オン抵抗30とスイッチ32で
表わされ、NMOSスイッチ20は、オン抵抗34とスイッチ36
で表わされる。FIG. 7 shows the equivalent circuit of FIG. 5, with PMOS and NMOS switches 18 and 20 each represented as a series connection of an ideal switch and a transistor "on" resistance. That is, the PMOS switch 18 is represented by an on resistance 30 and a switch 32, and the NMOS switch 20 is represented by an on resistance 34 and a switch 36.
It is represented by.
この時、抵抗14をＲ、抵抗30をR1、抵抗34をR2、容量16
をＣ、出力端子28の時刻tnに於ける電圧をVn-1、電源端
子22の電位をＶとすると、スイッチ32がｔ秒間「オン」
した時の出力端子28の電圧変化 は、次の式で示される。At this time, resistor 14 is R, resistor 30 is R 1 , resistor 34 is R 2 , capacitance 16
Is C, the voltage of the output terminal 28 at time t n is V n−1 , and the potential of the power supply terminal 22 is V, the switch 32 is “on” for t seconds.
Change of output terminal 28 voltage Is expressed by the following equation.
また、スイッチ36をｔ秒間「オン」した時の出力端子28
の電圧変化 は、次の（２）式で示される。 Also, the output terminal 28 when the switch 36 is turned on for t seconds
Voltage change Is expressed by the following equation (2).
（但し、ｔはＣとＲの時定数より十分に小さいものとし
た。）時刻tnでのスイッチ32と36の「オン」している時
間は、入力が正弦波の時には、taとtbで表わされから、
時刻tnでの出力電圧Vnは、 の加算であり、次の（３）式のように表わされる。 (However, t is sufficiently smaller than the time constants of C and R.) The time during which the switches 32 and 36 are “on” at time t n is t a and t when the input is a sine wave. Since it is represented by b ,
The output voltage V n at the time t n, Which is expressed by the following equation (3).
これを整理すると、次の（４）式のようになる。 If this is arranged, it will become like the following Formula (4).
Vn＝αＶ（１＋sinωtn） ＋（α−β）（１−sinωtn）Vn-1 ……（４） 上記（４）式を転開すると、次の（５）式のようにな
る。When UtateHiraki the V n = αV (1 + sinωt n) + (α-β) (1-sinωt n) V n-1 ...... (4) Equation (4), so that the following equation (5).
ここで、α−βを元に戻すと、次の（６）式となる。 Here, if α-β is returned to the original value, the following equation (6) is obtained.
ここで、R2−R1が数Ωであるのに対して、Ｒは数十ｋΩ
であるので、（α−β）２以下の項は十分に小さく、従
って考えなくても良い。このため、上記式（５）式は次
の（７）式で表わされる。 Here, R 2 −R 1 is several Ω, while R is several tens of kΩ
Therefore, the term of (α-β) 2 or less is sufficiently small, and therefore need not be considered. Therefore, the above equation (5) is represented by the following equation (7).
Vn＝αＶ（１＋sinωtn） ＋αＶ（α−β）（１−sinωtn）（１＋sinωtn-1） ＝αＶ｛１＋（α−β）｝＋αVsinωtn ＋αＶ（α−β）sinωｔ・sinωtn-1 ……（７） この（７）の式の第１項は直流オフセット分、第２項は
入力信号に相当する出力であり、第３項は入力信号の２
次高調波となる。 V n = αV (1 + sinωt n) + αV (α-β) (1-sinωt n) (1 + sinωt n-1) = αV {1+ (α-β)} + αVsinωt n + αV (α-β) sinωt · sinωt n-1 (7) The first term of this equation (7) is the DC offset component, the second term is the output corresponding to the input signal, and the third term is the input signal 2
It becomes the next harmonic.
［発明が解決しようとする問題点］ 以上のことから従来の回路10では、 程度の２次高調波が出る。R2−R1＝６Ω,R＝10kΩ,C＝3
00pF,tc＝２×10-6程度が現在のLSI技術で得られる値で
あり、このため２次歪は、 程度である。このままでは、D/A変換器は12bit程度の精
度しか得ることができない（74db＝6.02×ビット数（12
bit）＋２に相当）。このため従来は、R2−R1を合せる
ため、R1,R2を小さくし、その誤差を小さくするか、Ｒ
を大きくすることが考えられているが、R1,R2を小さく
することはトランジスタ18,20を大きくすることであ
り、遷移状態での電流が大きくなってしまい、電源に雑
音を与える。消費電力が大きくなるといった欠点があっ
た。また、Ｒを大きくすることは、外来雑音に弱くなる
といった欠点があった。このため従来の回路10は、12bi
t精度までのD/A交換器にしか適用できなかった。[Problems to be Solved by the Invention] From the above, in the conventional circuit 10, The second harmonic of a certain degree appears. R 2 -R 1 = 6Ω, R = 10kΩ, C = 3
00pF, t c = 2 × 10 -6 is a value obtained by the current LSI technology, and thus the second-order distortion is It is a degree. As it is, the D / A converter can only obtain an accuracy of about 12 bits (74db = 6.02 x number of bits (12
equivalent to bit) + 2). For this reason, conventionally, in order to match R 2 −R 1 , R 1 and R 2 are reduced to reduce the error, or
It has been considered to make R 1 and R 2 small, but making R 1 and R 2 small means making transistors 18 and 20 large, and the current in the transition state becomes large, giving noise to the power supply. There was a drawback that the power consumption increased. In addition, increasing R has a drawback that it is weak against external noise. Therefore, the conventional circuit 10 is 12bi
It was only applicable to D / A exchangers up to t accuracy.
本発明は上記の点ひ鑑みて成されたもので、２次歪を非
常に小さくし、以って高精度のD/A交換器を提供するこ
とが可能となるような、ディジタルアナログ変換方法を
提供することを目的とする。The present invention has been made in view of the above points, and has a digital-analog conversion method that makes it possible to provide a highly accurate D / A exchanger by making the secondary distortion extremely small. The purpose is to provide.
［問題点を解決するための手段］ 本発明は第１の態様として、インバータ回路の出力を、
その正入力端に所定の定電圧が印加され且つその負入力
端に帰還がかけられた差動増幅回路の負入力端に供給す
るようにしたものである。[Means for Solving Problems] As a first aspect of the present invention, the output of an inverter circuit is
A predetermined constant voltage is applied to the positive input terminal and the negative input terminal is fed back to the negative input terminal of the differential amplifier circuit.
さらに本発明は第２の態様として、第１のインジバータ
回路の出力を、帰還がかけられた差動増幅回路の負入力
端に供給すると共に、符号が反対で大きさの等しいディ
ジタル信号が入力される第２のインバータ回路の出力
を、上記差動増幅回路の正入力端に供給するようにした
ものである。Furthermore, as a second aspect of the present invention, the output of the first invertor circuit is supplied to the negative input terminal of the differential amplifier circuit to which feedback is applied, and digital signals of opposite signs and equal in magnitude are input. The output of the second inverter circuit is supplied to the positive input terminal of the differential amplifier circuit.
［作用］ 第１の態様に於いては、差動増幅回路の正入力端に与え
られる電位をVbとすると、上記（１）式及び（２）式
は、 となり、結果として作動増幅回路の出力端子には、 Vn＝｛αＶ−（α−β）Vb｝ ＋｛αＶ＋（β−α）Vb｝sinωtn なる出力電圧を得る。よってこの式では、上記（７）式
の第３項に対応する項がないため、２次高調波を出さな
い。[Operation] In the first mode, assuming that the potential applied to the positive input terminal of the differential amplifier circuit is V b , the above equations (1) and (2) are Next, the output terminal of the resulting differential amplifying circuit, to obtain a V n = {αV- (α- β) Vb} + {αV + (β-α) Vb} sinωt n becomes the output voltage. Therefore, in this equation, since there is no term corresponding to the third term in the above equation (7), the second harmonic is not emitted.
また、第２の態様に於いては、第２のインバータ回路に
よる逆相の出力が、上記（７）式で表わされる正相の出
力から減算されるので、結果として差動増幅回路の出力
端子には、 Vn−Vn′＝２αVsintn なる出力電圧を得る。よってこの式では、上記（７）式
の第１項及び第３項に対応する項がないため、２次高調
波だけでなく直流レベルまでも打消される。Further, in the second aspect, the output of the opposite phase by the second inverter circuit is subtracted from the output of the positive phase represented by the above formula (7), and as a result, the output terminal of the differential amplifier circuit. To obtain an output voltage of V n −V n ′ = 2αVsint n . Therefore, in this equation, since there is no term corresponding to the first term and the third term of the equation (7), not only the second harmonic but also the DC level is canceled.
［実施例］ 以下図面を参照して本発明の一実施例を説明する。第１
図は本発明による方法を適用して構成した回路を示すも
ので、従来と同様の回路10に、抵抗38と増幅器40を付加
したものである。即ち、CMOSインバータ回路12の出力を
抵抗14を介して増幅器40の負入力端子に与えている。こ
の増幅器40は、その正入力端子42に固定電位が与えられ
ており、またその出力が抵抗38を介してその負入力端子
に帰還されるようになっている。[Embodiment] An embodiment of the present invention will be described below with reference to the drawings. First
The figure shows a circuit constructed by applying the method according to the present invention, in which a resistor 38 and an amplifier 40 are added to the circuit 10 similar to the conventional one. That is, the output of the CMOS inverter circuit 12 is given to the negative input terminal of the amplifier 40 via the resistor 14. The amplifier 40 has its positive input terminal 42 supplied with a fixed potential, and its output is fed back to its negative input terminal via the resistor 38.
このような構成のものでは、増幅器40の正入力端子42の
電位をVbとすると、増幅器負入力もVbとなるので、上記
（１）式及び（２）式は、次の（８）式及び（９）式の
ようになる。In such a configuration, assuming that the potential of the positive input terminal 42 of the amplifier 40 is V b , the negative input of the amplifier is also V b. Therefore, the above equations (1) and (2) can be rewritten as It becomes like Formula and Formula (9).
これらに上記（３）式と同等の操作をして、出力電圧Vn
を求めると、次の（10）式のようになる。 Perform the same operation as in the above equation (3) to obtain the output voltage V n
When is calculated, it becomes like the following formula (10).
Vn＝ΔV+（ta）＋ΔV-（tb） ＝α（Ｖ−Vb）（１＋sinωtn） −βVb（１−sinωtn） ＝αＶ−（α＋β）Vb ＋αVsinωtn＋（β−α）Vbsinωtn ＝｛αＶ−（α＋β）Vb｝ ＋｛αＶ＋（β−α）Vb｝sinωtn ……（10） この（10）式の第１項は直流オフセットであり、第２項
は入力に相当した出力である。上記（10）式からわかる
ように、本発明は適用すると、従来回路10のような２次
高調波を出さないため（上記（７）式の第３項に対応す
る項がないから）、13〜16bit精度以上の精度を有するD
/A返還器を提供できる。V n = ΔV + (t a ) + ΔV − (t b ) = α (V−V b ) (1 + sinωt n ) −βVb (1−sinωt n ) = αV− (α + β) V b + αV sinωt n + (β−α) ) V b sin ωt n = {αV− (α + β) V b } + {αV + (β−α) V b } sin ωt n (10) The first term of this equation (10) is the DC offset, and the second term is The term is the output corresponding to the input. As can be seen from the above equation (10), when the present invention is applied, the second harmonic does not appear unlike the conventional circuit 10 (because there is no term corresponding to the third term of the above equation (7)). Up to 16bit precision D
/ A Can provide a refund device.
第２図は、本発明の他の実施例を示すもので、増幅器40
の正入力端子42に与える電位を、上記回路10と同様の構
成の回路44を使用して発生させるようにしたものであ
る。この場合には、回路44の入力端子46には、常に
「０」の値が提供されるようにすれば良い。このような
構成としても、上記実施例と同様の効果を奏することが
できる。FIG. 2 shows another embodiment of the present invention.
The potential applied to the positive input terminal 42 of is generated by using the circuit 44 having the same configuration as the circuit 10. In this case, the input terminal 46 of the circuit 44 may always be provided with a value of "0". Even with such a configuration, the same effect as that of the above-described embodiment can be obtained.
第３図は、本発明の他の実施例を示すもので、第２図の
同様の回路に演算用抵抗48を付加すると共に、第２のイ
ンバータ回路12′の入力端子26′に、第１のインバータ
回路12の入力端子26に供給されるPWN又はPNMの信号を入
力するようにしたものである。FIG. 3 shows another embodiment of the present invention, in which an arithmetic resistor 48 is added to the circuit similar to that of FIG. 2 and the first terminal is connected to the input terminal 26 'of the second inverter circuit 12'. The PWN or PNM signal supplied to the input terminal 26 of the inverter circuit 12 is input.
このような構成のものでは、第１のインバータ回路12に
よる正相出力Vnは上記（７）式で表わされ、また第２の
インバータ回路12′による逆相出力Vn′は、上記（７）
式の「sinωtn」の代わりに、「−sinωtn」を代入すれ
ばよい。すると上記（７）式は次の（11）式のようにな
る。In such a configuration, the positive-phase output V n by the first inverter circuit 12 is expressed by the above equation (7), and the negative-phase output V n ′ by the second inverter circuit 12 'is 7)
Instead of "sinωt n" of the formula, - it is sufficient to assign the "sinωt n". Then, the above equation (7) becomes the following equation (11).
Vn′＝αＶ｛１＋（α−β）＋αＶ（−sinωtn） ＋αＶ（α−β）（sinωtn）（−sinωtn-1） ＝αＶ｛１＋（α−β）｝＋αVsinωtn ＋αＶ（α−β）sinωtn・sinωtn-1 ……（11） ここで、上記式（７）式から（11）式を減算すると、次
の（12）式のようになる。V n ′ = αV {1+ (α−β) + αV (−sinωt n ) + αV (α−β) (sinωt n ) (− sinωt n-1 ) = αV {1+ (α−β)} + αV sinωt n + αV (α −β) sinωt n · sinωt n-1 (11) Here, when the equation (11) is subtracted from the equation (7), the following equation (12) is obtained.
Vn−Vn′＝αＶ｛１＋（α−β）＋αVsinωtn ＋αＶ（α−β）sinωtn・sinωtn-1 −αＶ｛１＋（α−β）｝＋αVsinωtn −αＶ（α−β）sinωtn・sinωtn-1 ＝２αVsinωtn ……（12） この（12）式から理解されるように、上記のような構成
の回路によって差動化し、減算することにより、２次歪
だけでなく直流レベルまでも打消す。従って、２次高調
波によるS/NT劣化を完全になくし、D/A変換器の高精度
化を実現することができる。 V n -V n '= αV { 1+ (α-β) + αVsinωt n + αV (α-β) sinωt n · sinωt n-1 -αV {1+ (α-β)} + αVsinωt n -αV (α-β) sinωt n · sinωt n-1 = 2αV sinωt n (12) As can be understood from the equation (12), not only the second-order distortion but also the DC Cancel even levels. Therefore, it is possible to completely eliminate the S / NT deterioration due to the second harmonic and realize the high accuracy of the D / A converter.
第４図は他の実施例を示すもので、D/A出力をバッファ
回路でいったんバッファしてから減算を行なうものであ
り、その目的はD/A出力の負荷インピーダンスを同一に
するためである。同図は抵抗50,52を用いて反転バッフ
ァを構成している。なおこの図に於いて、54,56はバッ
ファ用増幅器、58,60は減算用抵抗である。これらの図
に示すような構成としても、第３図に示した実施例と同
様の効果を奏することができる。FIG. 4 shows another embodiment, in which the D / A output is temporarily buffered by a buffer circuit and then subtracted. The purpose is to make the load impedance of the D / A output the same. . In the figure, an inverting buffer is configured using resistors 50 and 52. In this figure, 54 and 56 are buffer amplifiers, and 58 and 60 are subtraction resistors. Even with the configuration shown in these figures, the same effect as that of the embodiment shown in FIG. 3 can be obtained.
このように、前述のような構成とすることによって、従
来は除去不能であったトランジスタ18,20のオン抵抗の
差による２次歪を十分に小さくすることができるため、
RNM又はPWN D/A変換器の出力に適応することにより、従
来は12bit程度だったものを16bit以上に高精度化が可能
となる。特に、条件が同一なトランジスタのオン抵抗を
同一にすることが容易なLSIに用いれば、２次歪の非常
に小さなD/A変換器を提供することができるようにな
る。As described above, with the above-described configuration, it is possible to sufficiently reduce the second-order distortion due to the difference in the ON resistances of the transistors 18 and 20 that cannot be removed in the related art.
By adapting to the output of the RNM or PWN D / A converter, it is possible to improve the accuracy of what was conventionally about 12 bits to 16 bits or more. In particular, if it is used in an LSI in which it is easy to make the ON resistances of transistors under the same conditions the same, it is possible to provide a D / A converter with extremely small second-order distortion.
［発明の効果］ 以上詳述したように本発明によれば、２次歪を非常に小
さくし、似って高精度のD/A変換器を提供することが可
能となるような、ディジタルアナログ変換方法を提供す
ることができる。[Effects of the Invention] As described in detail above, according to the present invention, it is possible to provide a highly accurate D / A converter with extremely small second-order distortion. A conversion method can be provided.
第１図は本発明に係るディジタルアナログ変換方法を実
現するための回路の一実施例を示す図、第２図乃至第４
図はそれぞれ他の実施例を示す回路構成図、第５図は従
来のディジタルアナログ変換器に用いられる回路を示す
図、第６図（ａ）は第５図の回路に加えられるPWMクロ
ックを示す波形図、第６図（ｂ）は同図（ａ）のクロッ
ク波形が正弦波のどこに相当するかを示す図、第７図は
第５図の回路の等価回路を示す図である。 12,12′……インバータ回路、38……帰還抵抗、40……
増幅器、48,58,60……減算用抵抗、50,52……バッファ
用抵抗、54,56……バッファ用増幅器。FIG. 1 is a diagram showing an embodiment of a circuit for realizing the digital-analog conversion method according to the present invention, and FIGS.
FIG. 6 is a circuit configuration diagram showing another embodiment, FIG. 5 is a diagram showing a circuit used in a conventional digital-analog converter, and FIG. 6 (a) is a PWM clock added to the circuit of FIG. FIG. 6 (b) is a waveform diagram showing where the clock waveform of FIG. 6 (a) corresponds to a sine wave, and FIG. 7 is an equivalent circuit of the circuit of FIG. 12,12 '…… Inverter circuit, 38 …… Feedback resistor, 40 ……
Amplifier, 48,58,60 …… Reduction resistor, 50,52 …… Buffer resistor, 54,56 …… Buffer amplifier.
Claims (4)
るディジタルアナログ変換方法において、CMOSインバー
タ回路の入力にパルスワイズスモジュレーション波形を
入力し、第１の抵抗の一方端を前記CMOSインバータ回路
の出力に、他方端を差動増幅回路の負入力に接続し、 第２の抵抗の一方端と、他方が接地された容量の一端と
を前記差動増幅回路の負入力に接続するとともに、前記
第２の抵抗の他方端を前記差動増幅回路の出力に接続
し、前記差動増幅回路の正入力に一定電位を与えること
により、 パルスワイズスモジュレーション波形がCMOSインバータ
回路を通るとき生じる２次歪みを除去することを特徴と
するディジタルアナログ変換方法。1. A digital-analog conversion method using a pulsewise modulation method, wherein a pulsewise modulation waveform is input to an input of a CMOS inverter circuit, one end of a first resistor is output to the CMOS inverter circuit, and the other end is to the other end. Is connected to the negative input of the differential amplifier circuit, one end of the second resistor and the other end of the grounded capacitor are connected to the negative input of the differential amplifier circuit, and Removing the second-order distortion that occurs when the pulse width modulation waveform passes through the CMOS inverter circuit by connecting the other end to the output of the differential amplifier circuit and applying a constant potential to the positive input of the differential amplifier circuit. Digital-to-analog conversion method characterized by.
るディジタルアナログ変換方法において、第１のCMOSイ
ンバータ回路の入力にパルスワイズスモジュレーション
波形を入力し、第１の一方端を前記第１のCMOSインバー
タ回路の出力に、他方端を差動増幅回路の負入力に接続
し、 第２の抵抗の一方端と、他方が接地された第１の容量の
一端とを前記差動増幅回路の負入力に接続するととも
に、前記第２の抵抗の他方端を前記差動増幅回路の出力
に接続し、 第２のCMOSインバータ回路の入力にディジタルコードで
“0"に相当するパルスワイズスモジュレーション波形を
入力し、出力に第３の抵抗の一方を接続し、 前記第３の抵抗の他方端および第２の容量の一方端を前
記差動増幅回路の正入力に接続するとともに、第２の容
量の他方を接続端子に接続して、前記第２のCMOSインバ
ータ回路と前記第３の抵抗と前記第２の容量とにより発
生した一定電圧を前記差動増幅回路の正入力に供給する
ことにより、 パルスワイズスモジュレーション波形が各々のCMOSイン
バータ回路を通るとき生じる２次歪みを除去することを
特徴とするディジタルアナログ変換方法。2. A digital-analog conversion method using a pulsewise modulation method, wherein a pulsewise modulation waveform is input to an input of a first CMOS inverter circuit, and a first one end of the output of the first CMOS inverter circuit. And the other end is connected to the negative input of the differential amplifier circuit, and one end of the second resistor and one end of the first capacitor whose other end is grounded are connected to the negative input of the differential amplifier circuit. , The other end of the second resistor is connected to the output of the differential amplifier circuit, and the pulsewise modulation waveform corresponding to "0" is input to the input of the second CMOS inverter circuit by digital code and is output. One of the third resistors is connected, the other end of the third resistor and one end of the second capacitor are connected to the positive input of the differential amplifier circuit, and the other end of the second capacitor is connected. And a constant voltage generated by the second CMOS inverter circuit, the third resistor and the second capacitor is supplied to the positive input of the differential amplifier circuit. A digital-analog conversion method characterized by removing the second-order distortion that occurs when the signal passes through each CMOS inverter circuit.
るディジタルアナログ変換方法において、 第１のCMOSインバータ回路の入力に第１のパルスワイズ
スモジュレーション波を、第２のCMOSインバータ回路の
入力に第１のパルスワイズスモジュレーション波とは逆
相の第２のパルスワイズスモジュレーション波を入力
し、 第１の抵抗の一方端を第１のCMOSインバータ回路の出力
に、前記第１の抵抗の他方端と、他端が接地された容量
の一端とを差動増幅回路の負入力に接続し、第２の抵抗
の一方端を第２のCMOSインバータ回路の出力に、他方端
を前記差動増幅回路の正入力に接続し、 他端が接地された第３の抵抗の一方端を前記差動増幅回
路の正入力に接続し、第４の抵抗の一方端を差動増幅回
路の負入力、他方端を前記差動増幅回路の出力に接続し
て、 各々のCMOSインバータから発生する２次歪みを減算によ
り打ち消すことを特徴とするディジタルアナログ変換方
法。3. A digital-analog conversion method using a pulse-wise modulation method, wherein a first pulse-wise modulation wave is input to an input of a first CMOS inverter circuit and a first pulse-width is input to an input of a second CMOS inverter circuit. A second pulse-wise modulation wave having a phase opposite to that of the modulation wave is input, one end of the first resistor is output to the first CMOS inverter circuit, and the other end and the other end of the first resistor are input. Is connected to the negative input of the differential amplifier circuit, one end of the second resistor is the output of the second CMOS inverter circuit, and the other end is the positive input of the differential amplifier circuit. One end of a third resistor connected to the other end is connected to the positive input of the differential amplifier circuit, one end of the fourth resistor is connected to the negative input of the differential amplifier circuit, and the other end thereof is connected to the differential input. To the output of the dynamic amplification circuit A digital-analog conversion method characterized by connecting and canceling the secondary distortion generated from each CMOS inverter by subtraction.
それぞれ、CMOSインバータ回路と、その出力端に接続さ
れた抵抗と、該抵抗の他端に接続された他の差動増幅回
路とを含むことを特徴とする特許請求の範囲第３項に記
載のディジタルアナログ変換方法。4. The first and second CMOS inverter circuits respectively include a CMOS inverter circuit, a resistor connected to the output end thereof, and another differential amplifier circuit connected to the other end of the resistor. The digital-analog conversion method according to claim 3, wherein the digital-analog conversion method comprises:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61255157A JPH0773215B2 (en) | 1986-10-27 | 1986-10-27 | Digital analog conversion method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61255157A JPH0773215B2 (en) | 1986-10-27 | 1986-10-27 | Digital analog conversion method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63109611A JPS63109611A (en) | 1988-05-14 |
| JPH0773215B2 true JPH0773215B2 (en) | 1995-08-02 |
Family
ID=17274856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61255157A Expired - Lifetime JPH0773215B2 (en) | 1986-10-27 | 1986-10-27 | Digital analog conversion method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773215B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0313118A (en) * | 1989-06-12 | 1991-01-22 | Matsushita Electric Ind Co Ltd | Pwm signal output circuit |
| JPH03127515A (en) * | 1989-10-13 | 1991-05-30 | Matsushita Electric Ind Co Ltd | Pwm output circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024831A (en) * | 1973-07-03 | 1975-03-17 | ||
| JPS5673924A (en) * | 1979-11-21 | 1981-06-19 | Ricoh Co Ltd | Digital-analog conversion system |
| JPS57102235U (en) * | 1980-12-12 | 1982-06-23 | ||
| JPS5827430A (en) * | 1981-08-11 | 1983-02-18 | Nakamichi Corp | Digital-to-analog converting method |
| JPS60113522A (en) * | 1983-11-24 | 1985-06-20 | Toshiba Corp | Frequency/voltage converting circuit |
| JPS60259013A (en) * | 1984-06-05 | 1985-12-21 | Matsushita Electric Ind Co Ltd | integrator |
-
1986
- 1986-10-27 JP JP61255157A patent/JPH0773215B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63109611A (en) | 1988-05-14 |
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