JPH0773255B2

JPH0773255B2 - ビット照合制御方式

Info

Publication number: JPH0773255B2
Application number: JP2031537A
Authority: JP
Inventors: 純一吉村; 敦彦内海
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-03-17
Filing date: 1990-02-14
Publication date: 1995-08-02
Anticipated expiration: 2010-08-02
Also published as: US5123020A; GB2229613B; GB9005981D0; JPH0316332A; GB2229613A

Description

【発明の詳細な説明】〔概要〕多重化装置等の被監視回路の入力データと出力データと
を基に、ビットエラー検出を行うビット照合制御方式に
関し、入力データと出力データとの間の位相同期を確実に引込
んで、ビットエラー検出を行わせることを目的とし、被監視回路と、該被監視回路の出力データを入力して該
被監視回路の処理と逆の処理を行う基準回路と、前記被
監視回路の入力データと前記基準回路の出力データとを
照合するビット照合回路とを備え、該ビット照合回路
は、遅延ビット段数を制御できる可変遅延回路を含む位
相同期部と、該位相同期部の位相引込み制御を行う制御
部と、ビットエラーを検出する検出部と、位相同期がと
れた時の遅延ビット段数を記憶するメモリとを有し、前
記制御部の制御により、前記可変遅延回路の遅延ビット
段数を順次制御して、全遅延ビット段数にわたって前記
被監視回路の入力データと前記基準回路の出力データと
の間の位相同期をとり、位相同期がとれた時の遅延ビッ
ト段数を前記メモリに記憶し、全遅延ビット段数の中に
１回のみ位相同期がとれた時に、前記メモリに記憶した
遅延ビット段数を前記可変遅延回路に設定して、前記検
出部により前記被監視回路の入力データと前記基準回路
の出力データとのビット対応の照合によりビットエラー
検出を行うように構成した。

〔産業上の利用分野〕

本発明は、多重化回路等の被監視回路の入力データと出
力データとを基に、ビットエラー検出を行うビット照合
制御方式に関するものである。

多重化回路や多重分離回路或いは符号化回路や復合化回
路等により処理されたデータの誤りを検出して、回路の
動作不良や回路の故障等を検出することができる。例え
ば、ディジタル伝送端局装置の多重化回路の多重化出力
データを、多重分離回路で分離し、その分離出力データ
と、多重化回路の入力データとを照合することにより、
ビットエラーを検出し、多重化回路の正常性を確認する
ことができる。その場合に、入力データと出力データと
の位相同期をとる必要があり、擬似同期を防止して、ビ
ットエラー検出の信頼性を向上することが要望されてい
る。

〔従来の技術〕

第５図は従来例の要部ブロック図であり、50はディジタ
ル伝送端局装置等のデータ処理装置、51は被監視回路、
52は被監視回路と逆の処理を行う基準回路、53はビット
照合回路、54は位相同期部、55はビットエラー検出部、
56は制御部、57,58は伝送路である。被監視回路51を例
えば多重化回路とすると、基準回路52は多重化回路と逆
の処理を行う多重分離回路とするものである。又現用系
と予備系等の冗長構成を用いている場合は、現用系の被
監視回路51に対して基準回路52を予備系の装置を流用し
て構成することができる。

伝送路57から例えば複数チャネルの入力データＡが、多
重化回路等の被監視回路51に入力されて多重化処理さ
れ、その多重化出力データＢは伝送路58に送出される。
この多重化出力データＢは、多重分離回路等の基準回路
52により多重分離され、この分離出力データＣは入力デ
ータＡと共にビット照合回路53に入力される。この場
合、選択されたチャンネルのデータをビット照合回路53
に入力するように、図示を省略した選択回路を介して、
ビット照合回路53に入力することになり、位相同期引込
みができない時は、他のチャネルのデータに切替えるこ
とができる。

多重化回路等の被監視回路51と、多重分離回路等の基準
回路52とは、フリップフロップ等の各種の回路構成を含
むものであるから、各回路の入力データと出力データと
の間には、フリップフロップ等の段数に対応した位相差
が生じることになる。従って、ビット照合回路53に於い
ては、位相同期部54により入力データＡと出力データＣ
との間の位相同期をとるものであり、ビットエラー検出
部55により入力データＡと出力データＣとを照合してビ
ットエラーを検出し、その検出信号Ｄに応じて制御部56
により位相同期部54が制御され、位相同期引込みが行わ
れる。そして、位相同期引込み完了により、ビットエラ
ー検出部55に於いて検出されたビットエラーレートが閾
値と比較され、ビットエラーレートが閾値を超えると、
被監視回路51に障害が発生したと判断して、例えば、現
用，予備の切替え等の制御が行われる。

位相同期部54とビットエラー検出部55とは、例えば第６
図及び第７図に示す構成を有するものであり、第６図に
於いて、61,62はフリップフロップ、63はエラステック
メモリ、64は固定遅延回路、65は可変遅延回路、66は排
他的オア回路、67はフリップフロップ、68はアンド回路
である。又第７図は可変遅延回路65の一例を示し、71は
セレクタ、72はｎ段のシフトレジスタ、FF1〜FFnはシフ
トレジスタ72を構成するフリップフロップであり、セレ
クト信号は、前述の制御部56から加えられる。

位相同期部54のフリップフロップ61には、前述の入力デ
ータＡとクロック信号CLKA、フリップフロップ62には、
出力データＣとクロック信号CLKCとがそれぞれ入力され
る。出力データＣはフリップフロップ62を介してエラス
テックメモリ63に加えられ、クロック信号CLKCにより書
込まれ、クロック信号CLKAにより読出される。即ち、出
力データＣは、入力データＡのクロック信号CLKAに同期
化されて、ビットエラー検出部55の排他的オア回路66に
加えられる。

又入力データＡは、フリップフロップ61を介して固定遅
延回路64に加えられ、この固定遅延回路64により、ビッ
ト照合回路53内のゲート遅延分等の固定的な遅延時間に
ついて遅延され、この固定遅延回路64の出力信号は可変
遅延回路65に加えられる。この可変遅延回路65は、第７
図に示すように、制御部56からのセルクト信号により制
御されるセレクタ71と、シフトレジスタ72とからなり、
入力データＡの遅延ビット段数０〜ｎがセレクタ71によ
り選択されて、被監視回路51及び基準回路52を経由する
ことにより遅延された出力データＣとの間の位相同期が
とられる。このセレクタ71により選択されたシフトレジ
スタ72の遅延ビット段数の出力のデータＡがビットエラ
ー検出部55の排他的オア回路66に加えられる。

この排他的オア回路66には、エラステックメモリ63を介
したデータＣも加えられ、データA,Cのビットが不一致
の場合に、フリップフロップ67がクロック信号CLKAによ
りセットされ、そのフリップフロップ67のＱ端子出力信
号は、アンド回路68を介してビットエラーパルスＤとし
て制御部に加えられる。

第８図は従来例のフローチャートであり、ステップS1〜
S8により位相同期引込み処理とビット照合処理とを示
す。先ず、制御部56は、可変遅延回路65の遅延ビット段
数ｎを０とし（ｎ＝０）（ステップS1）、セレクタ71に
より遅延ビット段数０を選択させる。即ち、可変遅延回
路65に入力されたデータＡは遅延されることなく、セレ
クタ71から出力される。

次に遅延ビット段数ｎが最大値を超えたか否か判定し
（ステップS2）、超えない場合は、測定時間Δｔにより
ビットエラーレートBER1を測定する（ステップS3）。

そして、ビットエラーレートBER1が閾値Th1（例えば、1
0^-3）より大きいか否か判定し（ステップS4）、大きい
場合は、ｎ＝ｎ＋１とする（ステップS5）。それによ
り、可変遅延回路65のセレクタ71は遅延ビット段数１を
選択することになり、入力されたデータＡは１ビット分
遅延される。そして、前述のステップS1〜S5が繰り返さ
れる。

又ステップS2に於いて、遅延ビット段数ｎが最大値を超
えたと判定すると、被監視回路51の障害等により位相同
期引込み不可と判定され、例えば、被監視回路51を予備
系に切替える制御が行われる（ステップS8）。

又ビットエラーレートBER1が閾値Th1より大きくない場
合は、位相同期引込みが完了したと見做してビット照合
動作に移行し、測定時間ΔＴ（＞Δｔ）によりビットエ
ラーレートBER2を測定し（ステップS6）、このビットエ
ラーレートBER2が閾値Th2（例えば、10^-6）より大きい
か否か判定し（ステップS7）、ビットエラーレートBER2
が閾値Th2より小さい場合は被監視回路51が正常と判定
し、他のチャネルに切替えるか或いは他の回路を被監視
回路とするように切替える等の制御が行われる。

又ステップS7に於いてビットエラーレートBER2が閾値Th
2より大きい場合は、被監視回路51の障害と判定して、
例えば、予備系に切替える制御が行われる（ステップS
8）。

第９図は位相同期引込み動作説明図であり、２ビット位
相ずれ、１ビット位相ずれ、位相同期引込みの状態を示
し、（ａ），（ｂ）は第５図に於けるデータA,Cに対応
し、（ｃ）はビットエラー検出部55のフリップフロップ
67のＱ端子出力信号、（ｄ）はクロック信号CLKA、
（ｅ）はビットエラーパルスＤを示す。

フリップフロップ67は、（ａ），（ｂ）に示すデータの
不一致ビットによりセットされ、一致ビットによりリセ
ットされ、セット期間中に（ｄ）に示すクロック信号CL
KAが（ｅ）に示すビットエラーパルスＤとして出力され
る。そして、位相同期引込み状態となると、データにビ
ットエラーが含まれていなければ、フリップフロップ67
はリセットされた状態のままとなるから、（ｅ）に示す
ビットエラーパルスは０となる。

〔発明が解決しようとする問題点〕

前述のようなビット照合方式に於いて、擬似位相同期引
込み状態となる場合があり、その場合にはビット照合動
作に誤りが生じることになる。例えば、被監視回路51に
入力されるデータＡが、オール“1"（AIS;Alarm Indic
ation Signal）のパターン、“1",“0"の交番パター
ン、“1101"・・・”等の短い周期のパターン等の場合
に擬似位相同期引込み状態となる。

例えば、第10図は、オール“1"パターンの場合の動作説
明図であり、可変遅延回路65の遅延ビット段数を４とし
た時に正しい位相同期引込み状態となる場合を示す。又
（ａ），（ｂ）は前述の第９図の（ａ），（ｂ）と同様
なデータ、（ｅ）はビットエラーパルスを示す。

データにビットエラーが含まれていなければ、可変遅延
回路65の遅延ビット段数ｎは任意の値で位相同期引込み
状態となる。即ち、遅延ビット段数ｎが０の場合でも、
位相同期引込み状態となり、（１）のｎ＝０の場合で
も、（ａ），（ｂ）のデータにビットエラーが含まれて
いなければ、（ｅ）に示すように、ビット照合によるビ
ットエラーパルスが生じないので、正常と判定される。

しかし、（２）の（ａ）のデータにビットエラーが含ま
れていると、正しい位相同期引込み状態ではないから、
ビットエラー検出部55には、被監視回路51へ入力される
データ（ａ）と、基準回路52の出力データ（ｂ）とは、
異なるビット位相でそれぞれ入力され、（ｅ）に示すよ
うに２ビット分のビットエラーパルスが生じ、被監視回
路51が正常であっても、２ビット分のエラーが生じたと
判定される。

又（３）は正しい位相同期引込み状態の場合で、
（ａ），（ｂ）のデータにエラーパルスが含まれていて
も、ビットエラー検出部55には同一位相で入力されるの
で、（ｅ）に示すようにビットエラーパルスは生じない
ことになり、被監視回路51に於いてエラーが生じたもの
ではないから、正しい判定となる。

又（４）は、ｎ＝８とした場合の誤引込み状態を示し、
（２）の場合と同様にデータ（ａ）内の１個のビットエ
ラーにより２ビット分のビットエラーパルスが生じるこ
とになる。

又第11図は“1",“0"交互パターンの場合の動作説明図
であり、（ａ），（ｂ），（ｅ）は第10図と同様のデー
タ及びビットエラーパルスを示す。この“1",“0"交互
パターンの場合は、一つおきの遅延ビット段数毎に位相
同期引込み状態となるものであり、（１），（２）はｎ
＝０の場合を示し、（１）はデータにビットエラーが含
まれていない場合であって、（ｅ）に示すように、ビッ
トエラーパルスも０となる。しかし、（２）に於いて、
データ（ａ）に１ビットのエラーがあると、第10図の
（２）の場合と同様に、２ビット分のビットエラーパル
スが生じ、被監視回路51が正常であっても、２ビット分
のエラーが生じたと判定される。

（３）はｎ＝４として正しい位相同期引込み状態となっ
た場合で、データ（ａ）に１ビットのエラーが含まれて
いても、ビットエラー検出部55には同一位相で入力され
るので、ビットエラーパルスは生じないことになる。

又（４）はｎ＝８とした場合であり、位相同期引込み状
態となったとしても、ｎ＝０の場合と同様に擬似同期引
込み状態であるから、データ（ａ）に１ビットのエラー
が含まれていると、（ｅ）に示すように２ビット分のビ
ットエラーパルスが生じる。

又第12図は“11010"パターンの場合の動作説明図であ
り、（ａ），（ｂ），（ｅ）は第10図及び第11図と同様
のデータ及びビットエラーパルスを示し、可変遅延回路
65の遅延ビット段数ｎを５とした時に、正しい位相同期
引込み状態となる場合である。この場合のデータのパタ
ーンは５ビット毎に繰り返されるものであるから、ｎ＝
０でも位相同期引込み状態となる。即ち、（１）に示す
ように、（ａ），（ｂ）のデータにビットエラーが含ま
れていなければ、（ｅ）に示すようにビットエラーパル
スは生じないことになる。

しかし、（２）に於いては、（ａ）のデータに１ビット
のエラーが含まれていることにより、（ｅ）に示すよう
に、２ビット分のビットエラーパルスが生じることにな
る。（３）はｎ＝５として正しい位相同期引込み状態と
なった場合で、データに１ビットのエラーが含まれてい
ても、（ｅ）に示すように、ビットエラーパルスは生じ
ないことになる。

又ｎ＝10とした場合も、（４）のように、位相同期引込
み状態となるが、データに１ビットのエラーが含まれて
いると、（ｅ）に示すように、２ビット分のビットエラ
ーパルスが生じることになる。

前述のように、従来例に於いては、被監視回路51の入力
データと、基準回路52の出力データとの位相同期をとっ
て、ビット照合する場合に、データのパターンによって
擬似同期引込み状態となり、その場合には、被監視回路
51が正常であっても、ビット照合によりビットエラーパ
ルスが生じることになり、被監視回路51に障害が発生し
たと誤判定される欠点があった。

本発明は、入力データと出力データとの間の位相同期を
確実に引込んで、ビットエラー検出を行わせることを目
的とするものである。

〔課題を解決するための手段〕

本発明のビット照合制御方式は、擬似同期引込み状態を
判定し、正しい位相同期引込み状態に於いてビット照合
を行わせるものであり、第１図を参照して説明する。

被監視回路１と、被監視回路１と逆の処理を行う基準回
路２と、ビット照合回路３とを備え、ビット照合回路３
は、遅延ビット段数を制御できる可変遅延回路４を含む
位相同期部５と、制御部６と、ビットエラーを検出する
検出部７と、遅延ビット段数を記憶するメモリ８とを有
し、制御部６の制御により、可変遅延回路４の遅延ビッ
ト段数を順次制御して、全遅延ビット段数にわたって被
監視回路１の入力データと基準回路２の出力データとの
間の位相同期をとり、位相同期がとれた時の遅延ビット
段数をメモリ８に記憶し、全遅延ビット段数の中の一回
のみ位相同期がとれた時に、メモリ８に記憶した遅延ビ
ット段数を可変遅延回路４に設定して、検出部７により
被監視回路１の入力データと基準回路２の出力データと
のビット対応の照合によりビットエラー検出を行うもの
である。

又可変遅延回路４の全遅延ビット段数について位相同期
がとれない時、及び全遅延ビット段数について２回以上
位相同期がとれた時は、位相同期引込み不可と判定す
る。

又位相同期がとれた時に同期フラグをセットし、この同
期フラグがセットされた後、遅延ビット段数を変更して
再度位相同期がとれた時は、全遅延ビット段数について
の位相同期引込み動作の終了前でも、位相同期引込み不
可と判定する。

〔作用〕

可変遅延回路４の遅延ビット段数ｎを順次変更して、全
遅延ビット段数にわたって位相同期をとった時に、オー
ル“1"のパターンの場合は、全遅延ビット段数について
位相同期がとれることになり、又“1",“0"交互パター
ンの場合は、一つおきの遅延ビット段数で位相同期がと
れることになる。即ち、可変遅延回路４の全遅延ビット
段数について複数回の位相同期がとれた時は、擬似同期
引込み状態が生じるものであるから、位相同期引込み不
可と判定して、被監視回路１を監視する為のビット照合
には移行しないものである。

又可変遅延回路４の全遅延ビット段数について一回のみ
位相同期がとれた時は、正しい位相同期引込み状態と判
定して、被監視回路１を監視する為のビット照合に移行
するものである。

又全遅延ビット段数についての位相同期引込み動作を行
っている時に、最初に位相同期引込み状態となると、同
期フラグを設定し、遅延ビット段数を変更して再度位相
同期引込み動作を行い、既に同期フラグが設定されてい
る場合に、再度位相同期引込み状態となった時は、擬似
同期引込み状態が生じる場合であるから、それ以上の位
相同期引込み動作を行うことなく、位相同期引込み不可
と判定し、他の処理等に移行するものである。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の一実施例のフローチャート、第３図は
本発明の一実施例のビット照合回路のブロック図であ
り、第３図に於いて、10は制御部、20は位相同期部、３
はビットエラー検出部、21は可変遅延回路である。図示
を省略した被監視回路の入力データＡと、被監視回路の
出力データを逆の処理を行って出力する基準回路の出力
データＣとが位相同期部20に入力される。

又11は位相同期部20の可変遅延回路21にセレクト信号を
加えて遅延ビット段数を制御する遅延ビット（ｎ）制御
部、12はビットエラー検出部30からのビットエラーパル
スを計数するビットエラー計数部、13は引込み回数
（ｋ）計数部、14は遅延ビット段数ｎが最大値を超えた
か否かを検出する検出部、15は遅延ビット段数（Ｌ）を
記憶するメモリ、16〜19は検出部であり、検出部16はｋ
＝０を検出しれ位相同期引込み不可を判定し、検出部17
はｋ≧１を検出し、又検出部18はｋ＝１を検出して位相
同期引込み完了を判定し、検出部19はｋ≧２を検出し
て、位相同期引込み不可を判定するものである。メモリ
15は制御部10内に設けた場合を示すものであるが、第１
図に示すメモリ８のように、制御部の外部に設けること
も可能である。

ビット照合動作の前に位相同期引込み動作が行われるも
のであり、遅延ビット（ｎ）制御部11により、遅延ビッ
ト段数ｎ＝０及び引込み回数ｋ＝０の初期化が行われる
（ステップS11）。即ち、セレクト信号は遅延ビット段
数０を示し、計数部13はリセット信号によりリセットさ
れる。

次に遅延ビット段数ｎが最大値を超えたか否か検出部14
に於いて判定され（ステップS12）、超えない場合は、
ビットエラー計算部12に於いてビットエラーレートBER1
の判定が行われる（ステップS13）。このビットエラー
レートBER1が閾値Th1（例えば10^-3）より小さいか否か
判定され（ステップS14）、小さい場合は、位相同期引
込みと判定し、引込み信号を計数部13に於いて計数する
（ｋ＝ｋ＋１）。それにより、検出部17によりｋ≧１の
条件が検出され、遅延ビット段数書込信号がメモリ15に
加えられて、その時の遅延ビット段数ｎがメモリ15に記
憶される（Ｌ＝ｎ）（ステップ16）。

又ステップS14に於いて、ビットエラーレートBER1が閾
値Th1より大きい場合、及びステップS16（ｋ＝ｋ＋1,L
＝ｎ）の次に、遅延ビット段数を＋１（ｎ＝ｎ＋１）し
（ステップS15）、ステップS12〜S15,S16を繰り返す。

又ステップS12に於いて、遅延ビット段数ｎが最大値を
超えたことが検出部14で検出されると、計数部13に於け
る引込み回数ｋが０か否か検出部16,17に於いて検出さ
れる（ステップS17）。検出部16により引込み回数ｋが
０であることが検出されると、位相同期引込み不可によ
るビット照合エラーと判定される（アテップS18）。こ
の場合は、全遅延ビット段数について位相同期引込みが
行われないので、現用系の被監視回路から予備系の被監
視回路に切替える制御等が行われる。

又検出部17により引込み回数ｋが０でないことが検出さ
れると、検出部18,19により引込み回数ｋが１であるか
否か検出される（ステップS19）。検出部19により引込
み回数ｋが２以上であることが検出された場合は、位相
同期引込み不可と判定される（ステップS22）。この場
合、再度位相同期引込み動作を行う為にステップS11に
戻るか、或いは被監視回路が多重化回路であると、他の
チャネルに切替えてビット照合の為の位相同期引込みを
行うことになる。

又検出部18により引込み回数ｎが１であることが検出さ
れた場合は、遅延ビットメモリ書込信号が遅延ビット
（ｎ）制御部11に加えられ、遅延ビット段数ｎを、メモ
リ15に記憶されている遅延ビット段数Ｌとし（ｎ＝Ｌ）
（ステップS20）、全遅延ビット段数について位相同期
引込みが１回のみの場合であるから、位相同期引込み完
了と判断する（ステップS21）。従って、遅延ビット
（ｎ）制御部11により位相同期部20の可変遅延回路21の
遅延ビット段数が設定され、ビット照合に移行すること
になる。

前述のような処理により、例えば、位相同期部20に入力
されるデータＡが、オール“1"パターン、“1",“0"交
互パターン、可変遅延回路21の遅延ビット段数に比較し
て短い繰り返しパターン等の場合に、全遅延ビット段数
に複数回の位相同期引込み状態が生じることなるが、正
しい位相同期引込み状態はその中の１回のみであるか
ら、このような状態ではビット照合に移行することを中
止する。従って、被監視回路を監視する為のビット照合
に誤りが生じるような擬似同期引込みを回避することが
できる。

第４図は本発明の他の実施例のフローチャートであり、
同期フラグＦを用いて正しい位相同期引込みとなるか否
かを判定するもので、第３図に於ける引込み回数（ｋ）
計数部13を同期フラグＦの設定部とし、検出部16〜19
を、遅延ビット段数ｎが最大値を超えた場合と超えない
場合とに於いて同期フラグＦが設定されたか否かを検出
する構成とすることになる。

ビット照合の為の位相同期引込みを開始時、先ず、可変
遅延回路の遅延ビット段数ｎと同期フラグＦとをそれぞ
れ初期設定し（ｎ＝0,F＝０）（ステップS31）、次に、
第２図のステップS12と同様に遅延ビット段数ｎが最大
値を超えたか否か判定し（ステップS32）、超えた場合
はステップS38に移行し、超えない場合は第２図のステ
ップS23と同様に、ビットエラーレートBER1を測定し
（ステップS33）、次に、第２図のステップS14と同様に
ビットエラーレートBER1が閾値がTh1より小さいか否か
判定する（ステップS34）。

この判定により、ビットエラーレートBER1が閾値Th1よ
り大きい場合は、第２図のステップS15と同様の遅延ビ
ット段数を＋１し（ｎ＝ｎ＋１）（ステップS35）、ス
テップS32に移行する。又ビットエラーレートBER1が閾
値Th1より小さい場合は、位相同期引込みと判定し、既
に同期フラグＦが設定されているか否か判定し（Ｆ＝0
?）（ステップS36）、同期フラグＦが設定されていない
場合は、最初に位相同期引込み状態となったものである
から、同期フラグＦを設定し、且つその時の遅延ビット
段数Ｍをメモリ（第３図のメモリ15）に記憶させる（Ｆ
＝1,M＝ｎ）（ステップS37）。そして、ステップS35に
移行する。

ステップS36に於いて、同期フラグＦが設定されている
場合、既に位相同期引込み状態となった遅延ビット段数
の場合があり、全遅延ビット段数中に複数回の位相同期
引込み状態が生じることを示すので、位相同期引込み不
可と判定する（ステップS41。この場合は、遅延ビット
段数を＋１することなく位相同期引込み動作は中止さ
れ、再度ステップS31から位相同期引込み動作を開始す
るか、或いは他のチャネルに切替える等の制御が行われ
る。

又ステップS32に於いて、遅延ビット段数ｎが最大値を
超えた場合に、同期フラグＦが設定されているか否か判
定し（Ｆ＝0?）（ステップS38）、同期フラグＦが設定
されていない場合、全遅延ビット段数について位相同期
引込みを行っても、１回も位相同期引込み状態とならな
いものであるから、位相同期引込み不可によるビット照
合エラーと判定する（ステップS39）。

又同期フラグＦが設定されている場合、全遅延ビット段
数について１回のみ位相同期引込み状態となったもので
あるから、位相同期引込み完了と判定する（ステップS4
0）。この場合は、ビット照合に移行することになる。

従って、前述の実施例と同様に、正しい位相同期引込み
状態となる場合のみ、ビット照合に移行して、被監視回
路を監視することができる。

本発明は、前述の各実施例にのみ限定されるものではな
く、種々付加変更することができるものである。

〔発明の効果〕

以上説明したように、本発明は、位相同期部５の可変遅
延回路４の全遅延ビット段数について位相同期引込み動
作を行った時に、複数回の位相同期引込み状態が生じた
場合は、擬似同期引込み状態を含むものであるから、被
監視回路１を監視する為のビット照合動作に移行せず、
位相同期引込みが１回のみの場合は、正しい位相同期引
込み状態と判定して、ビット照合動作に移行するもので
ある。それによって、短いパターン周期のデータによる
擬似同期引込みを回避し、ビット照合による監視の信頼
性を向上することができる。

又可変遅延回路４の遅延ビット段数を順次変更して位相
同期引込みを行い、位相同期引込みにより同期フラグＦ
を設定し、この同期フラグＦが設定された後、遅延ビッ
ト段数を変更して位相同期引込みを行った時に、再び位
相同期引込み状態となった場合は、可変遅延回路４の全
遅延ビット段数について位相同期引込みを行った時に、
少なくとも２回は位相同期引込み状態となる場合である
から、位相同期引込み不可と判定することにより、短い
期間で位相同期引込みが可能か否かを判定することがで
きる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例のフローチャート、第３図は本発明の一実施例のビッ
ト照合回路のブロック図、第４図は本発明の他の実施例
のフローチャート、第５図は従来例の要部ブロック図、
第６図はビット照合回路の要部ブロック図、第７図は可
変遅延回路の要部ブロック図、第８図は従来例のフロー
チャート、第９図は位相同期引込み動作説明図、第10図
はオール“1"パターンの場合の動作説明図、第11図は
“1",“0"交互パターンの場合の動作説明図、第12図は
“11010"パターンの場合の動作説明図である。１は被監視回路、２は基準回路、３はビット照合回路、
４は可変遅延回路、５は位相同期部、６は制御部、７は
検出部、８はメモリである。

Claims

【特許請求の範囲】

【請求項１】被監視回路（１）と、該被監視回路（１）
の出力データを入力して該被監視回路（１）の処理と逆
の処理を行う基準回路（２）と、前記被監視回路（１）
の入力データと前記基準回路（２）の出力データとを照
合するビット照合回路（３）とを備え、該ビット照合回路（３）は、遅延ビット段数を制御でき
る可変遅延回路（４）を含む位相同期部（５）と、該位
相同期部（５）の位相引込み制御を行う制御部（６）
と、ビットエラーを検出する検出部（７）と、位相同期
がとれた時の遅延ビット段数を記憶するメモリ（８）と
を有し、前記制御部（６）の制御により、前記可変遅延回路
（４）の遅延ビット段数を順次制御して、全遅延ビット
段数にわたって前記被監視回路（１）の入力データと前
記基準回路（２）の出力データとの間の位相同期をと
り、位相同期がとれた時の遅延ビット段数を前記メモリ
（８）に記憶し、全遅延ビット段数の中に１回のみ位相
同期がとれた時に、前記メモリ（８）に記憶した遅延ビ
ット段数を前記可変遅延回路（４）に設定して、前記検
出部（７）により前記被監視回路（１）の入力データと
前記基準回路（２）の出力データとのビット対応の照合
によりビットエラー検出を行うことを特徴とするビット照合制御方式。
【請求項２】前記制御部（６）の制御により、前記可変
遅延回路（４）の遅延ビット段数を順次制御して、前記
被監視回路（１）の入力データと前記基準回路（２）の
出力データとの間の位相同期をとり、前記全遅延ビット
段数について位相同期がとれない時、及び２回以上位相
同期がとれた時は、位相同期引込み不可と判定することを特徴とする請求項１記載のビット照合制御方式。
【請求項３】前記制御部（６）の制御により、前記可変
遅延回路（４）の遅延ビット段数を順次制御し、前記被
監視回路（１）の入力データと前記基準回路（２）の出
力データとの間の位相同期をとり、位相同期がとれた時
の遅延ビット段数を前記メモリ（８）に記憶し、且つ同
期フラグをセットし、該同期フラグがセットされた後
に、遅延ビット段数を変更して再度位相同期がとれた時
は、全遅延ビット段数についての位相同期引込み動作の
終了前でも、位相同期引込み不可と判定することを特徴とする請求項１記載のビット照合制御方式。