JPH0776782B2 - シグネチャ圧縮回路 - Google Patents
シグネチャ圧縮回路Info
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- JPH0776782B2 JPH0776782B2 JP63171906A JP17190688A JPH0776782B2 JP H0776782 B2 JPH0776782 B2 JP H0776782B2 JP 63171906 A JP63171906 A JP 63171906A JP 17190688 A JP17190688 A JP 17190688A JP H0776782 B2 JPH0776782 B2 JP H0776782B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、テスト対象から出力されるテスト出力をラ
ッチして並列シグネチャ圧縮した後スキャン動作により
読出すシグネチャ圧縮回路に関し、特にテスト容易化設
計時に使用されるものである。
ッチして並列シグネチャ圧縮した後スキャン動作により
読出すシグネチャ圧縮回路に関し、特にテスト容易化設
計時に使用されるものである。
（従来の技術） 高集積化された集積回路を解析する手法の一つに、並列
シグネチャ圧縮法と呼ばれるものがある。この並列シグ
ネチャ圧縮法は、第３図に示すように、テスト対象とな
る例えば組合せ回路１のテスト入力パターンに対するテ
スト出力を出力レジスタ３によって並列シグネチャ圧縮
する手法である。
シグネチャ圧縮法と呼ばれるものがある。この並列シグ
ネチャ圧縮法は、第３図に示すように、テスト対象とな
る例えば組合せ回路１のテスト入力パターンに対するテ
スト出力を出力レジスタ３によって並列シグネチャ圧縮
する手法である。
具体的には、並列シグネチャ圧縮手法による組合せ回路
１の解析は、以下に示す手順にしたがって行われる。
１の解析は、以下に示す手順にしたがって行われる。
まず、組合せ回路１のテスト出力を取り込み、出力レジ
スタ３を並列入力のリニア・フィードバックシフトレジ
スタ（LFSR）として動作させる。これにより、組合せ回
路１のテスト出力を並列シグネチャ圧縮する。
スタ３を並列入力のリニア・フィードバックシフトレジ
スタ（LFSR）として動作させる。これにより、組合せ回
路１のテスト出力を並列シグネチャ圧縮する。
次に、シグネチャ圧縮された組合せ回路１の出力をスキ
ャン転送により外部に読出す。
ャン転送により外部に読出す。
そして、外部に続出された内容は、予め用意された期待
値と比較される。この比較結果にしたがって、テスト対
象の解析が行なわれる。
値と比較される。この比較結果にしたがって、テスト対
象の解析が行なわれる。
このように、出力レジスタ３は、通常動作となるテスト
出力のラッチ、並列シグネチャ圧縮、スキャン動作を行
なうことができるように構成されていなければならな
い。そこで、出力レジスタ３には、出力レジスタ３が上
記の動作を実現するためのハードウェアが付加されてい
る。
出力のラッチ、並列シグネチャ圧縮、スキャン動作を行
なうことができるように構成されていなければならな
い。そこで、出力レジスタ３には、出力レジスタ３が上
記の動作を実現するためのハードウェアが付加されてい
る。
このようなハードウェアが出力レジスタ３に付加され
て、並列シグネチャ圧縮を実行するシグネチャ圧縮回路
としては、例えば第４図（Ａ）に示すように構成された
ものがある。
て、並列シグネチャ圧縮を実行するシグネチャ圧縮回路
としては、例えば第４図（Ａ）に示すように構成された
ものがある。
第４図に示すシグネチャ圧縮回路は、BILBO（Built−In
Logic−Block Observer）方式のものである。第４図
では、テスト対象となる組合せ回路のテスト出力（Z1〜
Z8）を８ビット長としている。
Logic−Block Observer）方式のものである。第４図
では、テスト対象となる組合せ回路のテスト出力（Z1〜
Z8）を８ビット長としている。
第４図において、出力レジスタは、８ビットのそれぞれ
のテスト出力に対応して設けられたフリップフロップ回
路（以下「F/F」と略記する）５で構成されている。F/F
5は、否定論理和（NOR）ゲート７及び排他的論理和（EX
OR）ゲート９を介して上位ビットのF/F5に接続されてい
る。それぞれのF/F5には、対応するテスト出力が論理積
（AND）ゲート11及びEXORゲート９を介して与えられ
る。ANDゲート11は、その一方の入力に制御信号Ａが供
給され、NORゲート７は、その一方の入力に制御信号Ｂ
が供給されている。これらの制御信号A,Bにより、両ゲ
ートの出力は制御されている。
のテスト出力に対応して設けられたフリップフロップ回
路（以下「F/F」と略記する）５で構成されている。F/F
5は、否定論理和（NOR）ゲート７及び排他的論理和（EX
OR）ゲート９を介して上位ビットのF/F5に接続されてい
る。それぞれのF/F5には、対応するテスト出力が論理積
（AND）ゲート11及びEXORゲート９を介して与えられ
る。ANDゲート11は、その一方の入力に制御信号Ａが供
給され、NORゲート７は、その一方の入力に制御信号Ｂ
が供給されている。これらの制御信号A,Bにより、両ゲ
ートの出力は制御されている。
すなわち、回路全体としての機能は、これらの制御信号
A,Bにより決定されている。
A,Bにより決定されている。
制御信号A,Bがともに“1"レベルにあっては、NORゲート
７の出力は“0"レベルとなり、ANDゲート11の出力はテ
スト出力となる。これにより、EXORゲート９の出力はテ
スト出力となる。したがって、それぞれのテスト出力は
対応するF/F5にそれぞれセットされて、通常動作（テス
ト対象となる回路の本来の動作）が行なわれる。すなわ
ち、第４図（Ａ）に示すシグネチャ圧縮回路は、第４図
（Ｂ）に示すような構成となる。
７の出力は“0"レベルとなり、ANDゲート11の出力はテ
スト出力となる。これにより、EXORゲート９の出力はテ
スト出力となる。したがって、それぞれのテスト出力は
対応するF/F5にそれぞれセットされて、通常動作（テス
ト対象となる回路の本来の動作）が行なわれる。すなわ
ち、第４図（Ａ）に示すシグネチャ圧縮回路は、第４図
（Ｂ）に示すような構成となる。
制御信号A,Bがともに“0"レベルにあっては、ANDゲート
11の出力は“0"レベルとなり、NORゲート７の出力は下
位ビットのF/F5の反転出力となる。これにより、下位ビ
ットのF/F5の出力は反転されて上位ビットのF/F5に与え
られる。すなわち、F/F5にラッチされたテスト出力は、
上位ビット方向にスキャンされて外部に読出されること
になる。しがって、、第４図（Ａ）に示す回路は、第４
図（Ｃ）に示すように、シフトレジスタとなり、テスト
出力の転送状態となる。
11の出力は“0"レベルとなり、NORゲート７の出力は下
位ビットのF/F5の反転出力となる。これにより、下位ビ
ットのF/F5の出力は反転されて上位ビットのF/F5に与え
られる。すなわち、F/F5にラッチされたテスト出力は、
上位ビット方向にスキャンされて外部に読出されること
になる。しがって、、第４図（Ａ）に示す回路は、第４
図（Ｃ）に示すように、シフトレジスタとなり、テスト
出力の転送状態となる。
このようなスキャン動作にあっては、テスト出力がF/F5
へ入力されないようにしなければならない。これは、テ
スト出力をANDゲート11で受け、このANDゲート11を制御
信号Ａによって制御することで実現している。
へ入力されないようにしなければならない。これは、テ
スト出力をANDゲート11で受け、このANDゲート11を制御
信号Ａによって制御することで実現している。
一方、制御信号Ａが“1"レベルかつ制御信号Ｂが“0"レ
ベルにあっては、テスト出力はEXORゲート９の一方の入
力となり、下位ビットのF/F5の反転出力はEXORゲート９
の他方の入力となる。これにより、テスト出力Zi（ｉ＝
１〜８）は、（ｉ−１）ビット目のF/F5の反転出力ｉ
−１と排他的論理和演算がなされ、その結果がｉビット
目のF/F5に与えられる。すなわち、テスト出力のシグネ
チャ圧縮が行なわれる。したがって、第４図（Ａ）に示
す回路は、第４図（Ｄ）に示すように、並列入力のLFSR
となり、並列シグネチャ圧縮動作がなされるような構成
となる。
ベルにあっては、テスト出力はEXORゲート９の一方の入
力となり、下位ビットのF/F5の反転出力はEXORゲート９
の他方の入力となる。これにより、テスト出力Zi（ｉ＝
１〜８）は、（ｉ−１）ビット目のF/F5の反転出力ｉ
−１と排他的論理和演算がなされ、その結果がｉビット
目のF/F5に与えられる。すなわち、テスト出力のシグネ
チャ圧縮が行なわれる。したがって、第４図（Ａ）に示
す回路は、第４図（Ｄ）に示すように、並列入力のLFSR
となり、並列シグネチャ圧縮動作がなされるような構成
となる。
このようなシグネチャ圧縮動作にあって、EXORゲート９
は、シグネチャ圧縮を行なうゲートとなる。なお、EXOR
ゲート９は、排他的否定論理和ゲートであってもかまわ
ないし、Ziがｉであってもi-1がQi-1となっていて
もかまわない。
は、シグネチャ圧縮を行なうゲートとなる。なお、EXOR
ゲート９は、排他的否定論理和ゲートであってもかまわ
ないし、Ziがｉであってもi-1がQi-1となっていて
もかまわない。
このように、第４図に示すシグネチャ圧縮回路は、制御
信号A,BによりNORゲート７及びANDゲート11を制御し
て、上述した手順にしたがってシグネチャ圧縮手法を行
なっている。
信号A,BによりNORゲート７及びANDゲート11を制御し
て、上述した手順にしたがってシグネチャ圧縮手法を行
なっている。
（発明が解決しようとする課題） このように、従来のBILBO方式のシグネチャ圧縮回路に
あって、並列シグネチャ圧縮法を行なうためには、テス
ト出力とF/F5からなる出力レジスタとの間に、EXORゲー
ト９やANDゲート11のゲート回路を挿入する必要があ
る。
あって、並列シグネチャ圧縮法を行なうためには、テス
ト出力とF/F5からなる出力レジスタとの間に、EXORゲー
ト９やANDゲート11のゲート回路を挿入する必要があ
る。
このため、解析しようとするテスト出力が増加すると、
これにともなってゲート回路も増加することになる。し
たがって、集積化した際に専有面積が増加して、構成の
大型化を招いていた。
これにともなってゲート回路も増加することになる。し
たがって、集積化した際に専有面積が増加して、構成の
大型化を招いていた。
一方、テスト出力は２段のゲート回路を介してF/Fに与
えられているため、ゲート回路２段分の遅延が生じてい
た。このため、厳しい速度スペックが要求される場合に
は、使い難いという不具合があった。
えられているため、ゲート回路２段分の遅延が生じてい
た。このため、厳しい速度スペックが要求される場合に
は、使い難いという不具合があった。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、専有面積の縮小化を図
り、動作速度の速いシグネチャ圧縮回路を提供すること
にある。
り、その目的とするところは、専有面積の縮小化を図
り、動作速度の速いシグネチャ圧縮回路を提供すること
にある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、被テスト回路
のテスト結果が並列出力されるテスト結果出力線が一方
の入力端子に接続されて排他的論理演算を行うゲート回
路を介して出力レジスタが縦続接続されスキャン動作及
びシグネチャ圧縮動作を行うシグネチャ圧縮回路にし
て、テスト結果出力線と所定の論理レベルを供給する供
給源との間に接続され、並列出力されるテスト結果に共
通の制御信号に基づいて所定の論理レベルをテスト結果
出力線に供給してシグネチャ圧縮回路をスキャン動作が
可能な状態にするトランジスタを有してなる。
のテスト結果が並列出力されるテスト結果出力線が一方
の入力端子に接続されて排他的論理演算を行うゲート回
路を介して出力レジスタが縦続接続されスキャン動作及
びシグネチャ圧縮動作を行うシグネチャ圧縮回路にし
て、テスト結果出力線と所定の論理レベルを供給する供
給源との間に接続され、並列出力されるテスト結果に共
通の制御信号に基づいて所定の論理レベルをテスト結果
出力線に供給してシグネチャ圧縮回路をスキャン動作が
可能な状態にするトランジスタを有してなる。
（実施例） 以下、図面を用いてこの発明の一実施例を説明する。
第１図はこの発明の第１の実施例における構成を示す図
である。第１図に示すこの発明の第１の実施例に係るシ
グネチャ圧縮回路は、PLA（プログラマブル・ロジック
・アレー）21をテスト対象としている。
である。第１図に示すこの発明の第１の実施例に係るシ
グネチャ圧縮回路は、PLA（プログラマブル・ロジック
・アレー）21をテスト対象としている。
第１図に示すPLA21は、その出力が比率型のものであ
り、入力線群と積項線群とで構成されるアンド（AND）
平面は省略されおり、オア（OR）平面の構成を示してい
る。
り、入力線群と積項線群とで構成されるアンド（AND）
平面は省略されおり、オア（OR）平面の構成を示してい
る。
OR平面は、AND平面の出力線となる積項線23とPLA21の出
力線25とが直交して配線されている。積項線23と出力線
25との所定の交点には、ゲート端子が積項線23に接続さ
れ、出力線25とグランドとの間に接続されたＮチャンネ
ルMOSトランジスタ（以下「NMOS」と呼ぶ）27が配設さ
れている。また、出力線25は、その一方端がゲート端子
がグランドに接続されたＰチャンネルMOSトランジスタ
（以下「PMOS」と呼ぶ）29を介して電源に接続されてい
る。
力線25とが直交して配線されている。積項線23と出力線
25との所定の交点には、ゲート端子が積項線23に接続さ
れ、出力線25とグランドとの間に接続されたＮチャンネ
ルMOSトランジスタ（以下「NMOS」と呼ぶ）27が配設さ
れている。また、出力線25は、その一方端がゲート端子
がグランドに接続されたＰチャンネルMOSトランジスタ
（以下「PMOS」と呼ぶ）29を介して電源に接続されてい
る。
このような構成にあって、出力線25の論理値は積項線23
の論理値にしたがって決定される。すなわち、論理値
“1"の積項線23にゲート端子が接続されてオン状態にあ
るNMOS27に接続されている出力線25には、論理値“0"が
出力される。この論理値“0"は、PMOS29とオン状態にあ
るNMOS27のオン抵抗により決定されるロウレベルの電位
となる。
の論理値にしたがって決定される。すなわち、論理値
“1"の積項線23にゲート端子が接続されてオン状態にあ
るNMOS27に接続されている出力線25には、論理値“0"が
出力される。この論理値“0"は、PMOS29とオン状態にあ
るNMOS27のオン抵抗により決定されるロウレベルの電位
となる。
一方、出力線25に接続されているすべてのNMOS27に対応
した積項線23の論理値が“0"となり、接続されるすべて
のNMOS27がオフ状態にある出力線25には、論理値“1"が
出力される。このようなPLA21の出力は、テスト時には
テスト出力としてこの発明の第１の実施例で示すシグネ
チャ圧縮回路に与えられる。
した積項線23の論理値が“0"となり、接続されるすべて
のNMOS27がオフ状態にある出力線25には、論理値“1"が
出力される。このようなPLA21の出力は、テスト時には
テスト出力としてこの発明の第１の実施例で示すシグネ
チャ圧縮回路に与えられる。
第１図において、シグネチャ圧縮回路は、出力レジスタ
群を構成するＤ型のF/F31と、EXORゲート33及びANDゲー
ト35とを備え、この第１の実施例の特徴となるNMOS37を
有して構成されている。このF/F31とEXORゲート33、AND
ゲート35及びNMOS37は、これらを１組として、積項線25
の本数に対応して設けられている。第１図に示すシグネ
チャ圧縮回路では、シグネチャ圧縮時の回路構成を並列
入力LFSRとするフィードバックループは省略されてい
る。
群を構成するＤ型のF/F31と、EXORゲート33及びANDゲー
ト35とを備え、この第１の実施例の特徴となるNMOS37を
有して構成されている。このF/F31とEXORゲート33、AND
ゲート35及びNMOS37は、これらを１組として、積項線25
の本数に対応して設けられている。第１図に示すシグネ
チャ圧縮回路では、シグネチャ圧縮時の回路構成を並列
入力LFSRとするフィードバックループは省略されてい
る。
第１図において、F/F31は出力レジスタの１ビットに対
応して設けられている。F/F31は入力端Ｄに与えられる
データをクロック信号（CLK）にしたがって取り込み、
取り込んだデータを次のクロック信号により出力端Ｑか
ら出力する。
応して設けられている。F/F31は入力端Ｄに与えられる
データをクロック信号（CLK）にしたがって取り込み、
取り込んだデータを次のクロック信号により出力端Ｑか
ら出力する。
EXORゲート33は、一方の入力端に出力線25が接続され、
他方の入力端にはANDゲート35の出力端が接続されてお
り、出力端はF/F31の入力端Ｄに接続されている。このE
XORゲート33は、第４図に示したEXORゲート９と同様
に、シグネチャ圧縮を行なう際に機能するゲート回路で
ある。
他方の入力端にはANDゲート35の出力端が接続されてお
り、出力端はF/F31の入力端Ｄに接続されている。このE
XORゲート33は、第４図に示したEXORゲート９と同様
に、シグネチャ圧縮を行なう際に機能するゲート回路で
ある。
ANDゲート35は、一方の入力端には制御信号Ｂが与えら
れており、他方の入力端には下位のF/F31の出力端Ｑが
接続されている。なお、最下位のANDゲートの他方の入
力端には、通常の場合、第４図と同様、制御信号Ａによ
り制御され、最上位のF/F31の出力端Ｑおよび他のテス
ト対象回路からのスキャン出力を入力とする２入力セレ
クタの出力端が接続される。このANDゲート35は、下位
ビットのF/F31の出力を上位ビットのF/F31に転送するよ
うに機能する。この転送動作は、制御信号Ｂによって制
御されている。
れており、他方の入力端には下位のF/F31の出力端Ｑが
接続されている。なお、最下位のANDゲートの他方の入
力端には、通常の場合、第４図と同様、制御信号Ａによ
り制御され、最上位のF/F31の出力端Ｑおよび他のテス
ト対象回路からのスキャン出力を入力とする２入力セレ
クタの出力端が接続される。このANDゲート35は、下位
ビットのF/F31の出力を上位ビットのF/F31に転送するよ
うに機能する。この転送動作は、制御信号Ｂによって制
御されている。
すなわち、制御信号Ｂが“0"レベルであるならば、AND
ゲート35の出力は“0"レベルとなる。これにより、出力
線25の論理値がEXORゲート33を介して対応するF/F31の
入力端Ｄに与えられる。したがって、出力線25に与えら
れるPLA21のテスト出力がラッチされて、シグネチャ圧
縮法における通常動作が行なわれる。
ゲート35の出力は“0"レベルとなる。これにより、出力
線25の論理値がEXORゲート33を介して対応するF/F31の
入力端Ｄに与えられる。したがって、出力線25に与えら
れるPLA21のテスト出力がラッチされて、シグネチャ圧
縮法における通常動作が行なわれる。
一方、制御信号Ｂが“1"レベルにあっては、ANDゲート3
5の出力は下位ビットのF/F31の出力となる。これによ
り、出力線25の論理値と下位ビットのF/F31の出力との
排他的論理和演算が行なわれる。したがって、出力線25
に与えられるPLA21の出力は、並列シグネチャ圧縮され
ることが可能になる。このPLA21の出力は、NMOS37と制
御信号Ａとによって制御されて、出力線25に与えられ
る。
5の出力は下位ビットのF/F31の出力となる。これによ
り、出力線25の論理値と下位ビットのF/F31の出力との
排他的論理和演算が行なわれる。したがって、出力線25
に与えられるPLA21の出力は、並列シグネチャ圧縮され
ることが可能になる。このPLA21の出力は、NMOS37と制
御信号Ａとによって制御されて、出力線25に与えられ
る。
NMOS37は、それぞれ出力線25とグランドとの間に接続さ
れ、そのすべてのゲート端子に制御信号Ａが共通に与え
られて導通制御されている。
れ、そのすべてのゲート端子に制御信号Ａが共通に与え
られて導通制御されている。
このNMOS37は、そのゲート長が、積項線23と出力線25と
の交点に設けられたNMOS27のゲート長と同程度もしくは
大きくなるように形成されている。これにより、NMOS37
のオン抵抗は、NMOS27のそれと同程度もしくは小さくな
る。
の交点に設けられたNMOS27のゲート長と同程度もしくは
大きくなるように形成されている。これにより、NMOS37
のオン抵抗は、NMOS27のそれと同程度もしくは小さくな
る。
NMOS37は、制御信号Ａが“0"レベルにあってはオフ状態
となる。これにより、PLA21のテスト出力は出力線25に
与えられる。このテスト出力は、制御信号Ｂが“0"レベ
ルであればそのままF/F31に取り込まれ、制御信号Ｂが
“1"レベルであるならば並列シグネチャ圧縮されてF/F3
1に取り込まれる。
となる。これにより、PLA21のテスト出力は出力線25に
与えられる。このテスト出力は、制御信号Ｂが“0"レベ
ルであればそのままF/F31に取り込まれ、制御信号Ｂが
“1"レベルであるならば並列シグネチャ圧縮されてF/F3
1に取り込まれる。
このように、テスト出力がF/F31に取り込まれる時に、
出力線25にはNMOS37の接合容量が付加されることにな
る。しかしながら、この接合容量は、出力線25全体に接
続される容量に比べてかなり小さくなる。したがって、
PLA21の出力の速度は、NMOS37が出力線25に接続されな
い場合に比べてほとんど同程度となる。
出力線25にはNMOS37の接合容量が付加されることにな
る。しかしながら、この接合容量は、出力線25全体に接
続される容量に比べてかなり小さくなる。したがって、
PLA21の出力の速度は、NMOS37が出力線25に接続されな
い場合に比べてほとんど同程度となる。
一方、NMOS37は、制御信号Ａが“1"レベルにあっては、
すべてのNMOS37がオン状態となる。これにより、すべて
の出力線25は、その論理値が“0"となる。したがって、
制御信号Ａが“1"レベルであって、制御信号Ｂが“1"レ
ベルであるならば、下位ビットのF/F31の出力がANDゲー
ト35及びEXORゲート33を介して上位ビットのF/F31に転
送される。すなわち、スキャン動作が行なわれることに
なる。
すべてのNMOS37がオン状態となる。これにより、すべて
の出力線25は、その論理値が“0"となる。したがって、
制御信号Ａが“1"レベルであって、制御信号Ｂが“1"レ
ベルであるならば、下位ビットのF/F31の出力がANDゲー
ト35及びEXORゲート33を介して上位ビットのF/F31に転
送される。すなわち、スキャン動作が行なわれることに
なる。
ゆえに、この発明の第１の実施例にあっては、並列シグ
ネチャ圧縮法におけるスキャン動作を、第４図に示した
従来の回路のようにANDゲート11を用いることなく実現
することができる。したがって、素子数を少なくして構
成の小形化を図ることができる。さらに、ANDゲート11
を介することなくテスト出力がラッチされるので、通常
動作における動作速度を速めることができる。
ネチャ圧縮法におけるスキャン動作を、第４図に示した
従来の回路のようにANDゲート11を用いることなく実現
することができる。したがって、素子数を少なくして構
成の小形化を図ることができる。さらに、ANDゲート11
を介することなくテスト出力がラッチされるので、通常
動作における動作速度を速めることができる。
なお、第４図の説明においても触れた様に、ANDゲート3
5及びEXORゲート33は、並列シグネチャ圧縮法を実現で
きる範囲において、面積がより小さい別の論理ゲートに
置き換えても良い。
5及びEXORゲート33は、並列シグネチャ圧縮法を実現で
きる範囲において、面積がより小さい別の論理ゲートに
置き換えても良い。
次に、この発明の第２の実施例を第２図を用いて説明す
る。
る。
第２図はこの発明の第２の実施例における構成を示す図
である。この第２の実施例において、この発明の第２の
実施例に係るシグネチャ圧縮回路は、プリチャージ型の
Nor−ROM41をテスト対象にしている。なお、第２図にお
いて、第１図と同符号のものは同一機能を有するもので
あり、その説明は省略する。また、第２図にあっても、
並列入力LFSRとするフィールドバックループは省略され
ている。
である。この第２の実施例において、この発明の第２の
実施例に係るシグネチャ圧縮回路は、プリチャージ型の
Nor−ROM41をテスト対象にしている。なお、第２図にお
いて、第１図と同符号のものは同一機能を有するもので
あり、その説明は省略する。また、第２図にあっても、
並列入力LFSRとするフィールドバックループは省略され
ている。
第２図において、ROM41はワード線43と出力線となるビ
ット線45とが直交するように配線され、所定の交点にゲ
ート端子がワード線43に接続されてビット線45とグラン
ド間にNMOS47が挿入されている。
ット線45とが直交するように配線され、所定の交点にゲ
ート端子がワード線43に接続されてビット線45とグラン
ド間にNMOS47が挿入されている。
ビット線45は、その一端がゲート端子にクロック信号
（CLK）を反転したクロック反転信号（▲▼）が
与えられたプリチャージ用のPMOS49を介して、電源に接
続されている。これにより、ビット線45は、クロック信
号が“1"レベルの期間にプリチャージがなされる。この
時に、プリチャージが確実になされるように、すべての
ワード線43は、その電位が“0"レベルとして、NMOS47を
すべてオフ状態とする。一方、クロック信号が“0"レベ
ルの期間では、ビット線45に接続されているNMOS47を導
通制御するワード線43の電位に応じた出力がビット線45
に与えられる。
（CLK）を反転したクロック反転信号（▲▼）が
与えられたプリチャージ用のPMOS49を介して、電源に接
続されている。これにより、ビット線45は、クロック信
号が“1"レベルの期間にプリチャージがなされる。この
時に、プリチャージが確実になされるように、すべての
ワード線43は、その電位が“0"レベルとして、NMOS47を
すべてオフ状態とする。一方、クロック信号が“0"レベ
ルの期間では、ビット線45に接続されているNMOS47を導
通制御するワード線43の電位に応じた出力がビット線45
に与えられる。
このようなROM41をテスト対象とするシグネチャ圧縮回
路は、第１図に示した構成に加えて、ビット線45のプリ
チャージを確実に行なうためのNMOS51を備えている。
路は、第１図に示した構成に加えて、ビット線45のプリ
チャージを確実に行なうためのNMOS51を備えている。
このNMOS51は、ゲート端子にクロック反転信号が与えら
れて、NMOS37とグランドとの間に接続されている。すな
わち、ビット線45は、直列に接続されたNMOS37とNMOS51
を介してグランドに接続されることになる。これによ
り、クロック信号が“1"レベルとなり、ビット線45のプ
リチャージ期間では、NMOS51はオフ状態となる。したが
って、ビット線45のプリチャージは確実に行なわれる。
れて、NMOS37とグランドとの間に接続されている。すな
わち、ビット線45は、直列に接続されたNMOS37とNMOS51
を介してグランドに接続されることになる。これによ
り、クロック信号が“1"レベルとなり、ビット線45のプ
リチャージ期間では、NMOS51はオフ状態となる。したが
って、ビット線45のプリチャージは確実に行なわれる。
このような構成にあって、クロック信号が“0"レベルと
なり、ROM41のデータが出力される期間では、NMOS51は
オン状態となる。したがって、通常動作、並列シグネチ
ャ圧縮動作、スキャン動作が、前述した第１の実施例と
同様にして制御信号A,Bにより行なわれることになる。
なり、ROM41のデータが出力される期間では、NMOS51は
オン状態となる。したがって、通常動作、並列シグネチ
ャ圧縮動作、スキャン動作が、前述した第１の実施例と
同様にして制御信号A,Bにより行なわれることになる。
なお、この第２の実施例にあって、NMOS37のゲート端子
に、制御信号Ａとクロック反転信号（▲▼）の論
理積をとった信号を与えるようにすれば、NMOS51を省略
することが可能となる。
に、制御信号Ａとクロック反転信号（▲▼）の論
理積をとった信号を与えるようにすれば、NMOS51を省略
することが可能となる。
ゆえに、この第２の実施例にあっても、第１の実施例と
同様の効果を得ることができる。このように、この発明
の第１の実施例及び第２の実施例のシグネチャ圧縮回路
は、並列シグネチャ圧縮法によりテストを行なうに適し
たROM、RAM、PLA等に容易に組み入れることができ好適
である。
同様の効果を得ることができる。このように、この発明
の第１の実施例及び第２の実施例のシグネチャ圧縮回路
は、並列シグネチャ圧縮法によりテストを行なうに適し
たROM、RAM、PLA等に容易に組み入れることができ好適
である。
［発明の効果］ 以上説明したように、この発明によれば、トランジスタ
をスイッチング動作させてテスト出力を所定の論理レベ
ルとして、スキャン動作を行なうようにしたので、構成
を小形化するとともに、動作速度を速めることができる
ようになる。
をスイッチング動作させてテスト出力を所定の論理レベ
ルとして、スキャン動作を行なうようにしたので、構成
を小形化するとともに、動作速度を速めることができる
ようになる。
第１図はこの発明の第１の実施例の構成を示す図、第２
図はこの発明の第２の実施例の構成を示す図、第３図は
出力レジスタを用いた組合せ回路のテストにおける概略
構成を示す図、第４図は従来のBILBO方式のシグネチャ
圧縮回路の一構成を示す図である。 21……PLA 25……出力線 31……フリップフロップ回路 33……EXORゲート 35……ANDゲート 37,51……NMOS
図はこの発明の第２の実施例の構成を示す図、第３図は
出力レジスタを用いた組合せ回路のテストにおける概略
構成を示す図、第４図は従来のBILBO方式のシグネチャ
圧縮回路の一構成を示す図である。 21……PLA 25……出力線 31……フリップフロップ回路 33……EXORゲート 35……ANDゲート 37,51……NMOS
Claims (1)
- 【請求項１】被テスト回路のテスト結果が並列出力され
るテスト結果出力線が一方の入力端子に接続されて排他
的論理演算を行うゲート回路を介して出力レジスタが縦
続接続されスキャン動作及びシグネチャ圧縮動作を行う
シグネチャ圧縮回路にして、 テスト結果出力線と所定の論理レベルを供給する供給源
との間に接続され、並列出力されるテスト結果に共通の
制御信号に基づいて所定の論理レベルをテスト結果出力
線に供給してシグネチャ圧縮回路をスキャン動作が可能
な状態にするトランジスタ を有することを特徴とするシグネチャ圧縮回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171906A JPH0776782B2 (ja) | 1988-07-12 | 1988-07-12 | シグネチャ圧縮回路 |
| DE68927207T DE68927207T2 (de) | 1988-07-12 | 1989-07-12 | Schaltung zur Signaturkompression |
| KR1019890009922A KR920004278B1 (ko) | 1988-07-12 | 1989-07-12 | 기호압축회로 |
| EP89112727A EP0350888B1 (en) | 1988-07-12 | 1989-07-12 | Signature compression circuit |
| US07/799,719 US5184067A (en) | 1988-07-12 | 1991-11-26 | Signature compression circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171906A JPH0776782B2 (ja) | 1988-07-12 | 1988-07-12 | シグネチャ圧縮回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0222579A JPH0222579A (ja) | 1990-01-25 |
| JPH0776782B2 true JPH0776782B2 (ja) | 1995-08-16 |
Family
ID=15932020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63171906A Expired - Fee Related JPH0776782B2 (ja) | 1988-07-12 | 1988-07-12 | シグネチャ圧縮回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0350888B1 (ja) |
| JP (1) | JPH0776782B2 (ja) |
| KR (1) | KR920004278B1 (ja) |
| DE (1) | DE68927207T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975640A (en) * | 1990-02-20 | 1990-12-04 | Crosscheck Technology, Inc. | Method for operating a linear feedback shift register as a serial shift register with a crosscheck grid structure |
| JPH0469580A (ja) * | 1990-07-10 | 1992-03-04 | Nec Corp | 並列パタン圧縮器 |
| GB9911043D0 (en) | 1999-05-12 | 1999-07-14 | Sgs Thomson Microelectronics | Memory circuit |
| JP2002100738A (ja) | 2000-09-25 | 2002-04-05 | Toshiba Corp | 半導体集積回路及びテスト容易化回路の自動挿入方法 |
| CA2348799A1 (fr) * | 2001-05-22 | 2002-11-22 | Marcel Blais | Appareil d'essai de composants electroniques |
| KR100825790B1 (ko) * | 2006-11-07 | 2008-04-29 | 삼성전자주식회사 | 데이터를 압축시키는 테스트 콘트롤러를 채용한 테스트시스템, 데이터 압축 회로 및 테스트 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4377757A (en) * | 1980-02-11 | 1983-03-22 | Siemens Aktiengesellschaft | Logic module for integrated digital circuits |
| DE3215671C2 (de) * | 1982-04-27 | 1984-05-03 | Siemens AG, 1000 Berlin und 8000 München | Programmierbare Logikanordnung |
| JPS59200456A (ja) * | 1983-04-27 | 1984-11-13 | Hitachi Ltd | 半導体集積回路装置 |
| US4680539A (en) * | 1983-12-30 | 1987-07-14 | International Business Machines Corp. | General linear shift register |
| GB8432533D0 (en) * | 1984-12-21 | 1985-02-06 | Plessey Co Plc | Integrated circuits |
| US4768196A (en) * | 1986-10-28 | 1988-08-30 | Silc Technologies, Inc. | Programmable logic array |
-
1988
- 1988-07-12 JP JP63171906A patent/JPH0776782B2/ja not_active Expired - Fee Related
-
1989
- 1989-07-12 DE DE68927207T patent/DE68927207T2/de not_active Expired - Fee Related
- 1989-07-12 EP EP89112727A patent/EP0350888B1/en not_active Expired - Lifetime
- 1989-07-12 KR KR1019890009922A patent/KR920004278B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0350888A3 (en) | 1991-08-21 |
| JPH0222579A (ja) | 1990-01-25 |
| EP0350888B1 (en) | 1996-09-18 |
| KR920004278B1 (ko) | 1992-06-01 |
| KR900002177A (ko) | 1990-02-28 |
| DE68927207T2 (de) | 1997-03-06 |
| DE68927207D1 (de) | 1996-10-24 |
| EP0350888A2 (en) | 1990-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |