JPH0777355B2 - カスコード電圧スイツチ型論理回路ツリー - Google Patents
カスコード電圧スイツチ型論理回路ツリーInfo
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- JPH0777355B2 JPH0777355B2 JP2038531A JP3853190A JPH0777355B2 JP H0777355 B2 JPH0777355 B2 JP H0777355B2 JP 2038531 A JP2038531 A JP 2038531A JP 3853190 A JP3853190 A JP 3853190A JP H0777355 B2 JPH0777355 B2 JP H0777355B2
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- G—PHYSICS
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- G11C8/00—Arrangements for selecting an address in a digital store
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1738—Controllable logic circuits using cascode switch logic [CSL] or cascode emitter coupled logic [CECL]
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、回路論理システムに関し、より詳しくは、カ
スコード電圧スイッチ型の非クロック式静的単端論理回
路に関する。
スコード電圧スイッチ型の非クロック式静的単端論理回
路に関する。
B.従来の技術 単端カスコード電圧スイッチ（CVS）型論理システム
は、カスコード電流スイッチ（CCS）論理回路とも呼ば
れ、米国特許第4591993号明細書に記載されている。一
般に、これらの回路は、Ｎチャネル・トランジスタ・マ
トリクスを論理システムとして有し、Ｐチャネル・トラ
ンジスタ・マトリクスを相補形論理回路網として用い
た、相補形金属酸化膜半導体（CMOS）技術で製造されて
いる。
は、カスコード電流スイッチ（CCS）論理回路とも呼ば
れ、米国特許第4591993号明細書に記載されている。一
般に、これらの回路は、Ｎチャネル・トランジスタ・マ
トリクスを論理システムとして有し、Ｐチャネル・トラ
ンジスタ・マトリクスを相補形論理回路網として用い
た、相補形金属酸化膜半導体（CMOS）技術で製造されて
いる。
カスコード電圧スイッチ型論理システムは、米国特許第
4638482号明細書に開示されているような、差動式のも
のでもよい。ただし、差動式カスコード電圧スイッチ型
回路では、各CVS論理機能は真と補の２出力を有し、し
たがって、使用する交流電源が２倍になり、単端カスコ
ード電圧切替え型論理回路の２倍の配線チャネルを使用
する。
4638482号明細書に開示されているような、差動式のも
のでもよい。ただし、差動式カスコード電圧スイッチ型
回路では、各CVS論理機能は真と補の２出力を有し、し
たがって、使用する交流電源が２倍になり、単端カスコ
ード電圧切替え型論理回路の２倍の配線チャネルを使用
する。
第５図は、最新技術のCMOS単端カスコード電圧スイッチ
型デコーダを示す。高レベル、すなわち論理“1"をデコ
ーダ出力に供給する手法は２つある。第６図に示す第１
の手法は、受動プルアップ・デバイスまたはロード・レ
ジスタを使って、非選択出力を高レベルにプルするもの
である。この手法には、２つの問題がある。第１には、
デコーダが遅い。受動負荷は、CVSツリーの分枝がそれ
を有効な低レベルにプルできるように充分小さくなけれ
ばならない。したがって、デコーダの立上り時間は、負
荷電流によって制限されるが、この負荷電流は、分枝中
にスタックされているデバイスの数とサイズ、すなわち
ツリー分枝の負荷に対するベータ比によって決まる。第
２に、選択された出力に直流電流が流れ、そのため過剰
な直流電力損が生じる。
型デコーダを示す。高レベル、すなわち論理“1"をデコ
ーダ出力に供給する手法は２つある。第６図に示す第１
の手法は、受動プルアップ・デバイスまたはロード・レ
ジスタを使って、非選択出力を高レベルにプルするもの
である。この手法には、２つの問題がある。第１には、
デコーダが遅い。受動負荷は、CVSツリーの分枝がそれ
を有効な低レベルにプルできるように充分小さくなけれ
ばならない。したがって、デコーダの立上り時間は、負
荷電流によって制限されるが、この負荷電流は、分枝中
にスタックされているデバイスの数とサイズ、すなわち
ツリー分枝の負荷に対するベータ比によって決まる。第
２に、選択された出力に直流電流が流れ、そのため過剰
な直流電力損が生じる。
第７図に示す第２の手法は、能動デバイスをクロックす
ることによってVddへの出力を事前充電し、出力を浮動
させるクロック式デバイスをオフにし、次いで、CVSツ
リーを動作可能にするか、あるいはまた復号された入力
を動作可能にするかして、選択された出力を低レベルに
プルするものである。この手法にも、２つの問題点があ
る。第１に、これはタイミング用のクロックを必要とす
る。第２に、非選択ノードが復号中に浮動するので、こ
のクロック式、すなわち動的CVSツリーは、放射線に対
して耐性のある応用例では使用できない。デバイス数
は、46である。
ることによってVddへの出力を事前充電し、出力を浮動
させるクロック式デバイスをオフにし、次いで、CVSツ
リーを動作可能にするか、あるいはまた復号された入力
を動作可能にするかして、選択された出力を低レベルに
プルするものである。この手法にも、２つの問題点があ
る。第１に、これはタイミング用のクロックを必要とす
る。第２に、非選択ノードが復号中に浮動するので、こ
のクロック式、すなわち動的CVSツリーは、放射線に対
して耐性のある応用例では使用できない。デバイス数
は、46である。
本発明は、従来技術のカスコード電圧スイッチ型回路の
上記の制限を克服するものである。
上記の制限を克服するものである。
C.発明が解決しようとする課題 したがって、本発明の目的は、単端論理回路を使用する
ことにより、CVSツリーの配線性を改善することにあ
る。
ことにより、CVSツリーの配線性を改善することにあ
る。
本発明のもう１つの目的は、直流電力消費量を最小にす
ることにある。
ることにある。
本発明のもう１つの目的は、外部制御やクロックを不要
とすることにある。
とすることにある。
本発明のもう１つの目的は、カスコード電圧スイッチ式
論理回路の放射線に対する耐性を改善することにある。
論理回路の放射線に対する耐性を改善することにある。
本発明のもう１つの目的は、一定の定常状態電位をすべ
ての無入力内部及び外部CVSノードで維持することにあ
る。
ての無入力内部及び外部CVSノードで維持することにあ
る。
D.課題を解決するための手段 上記及びその他の目的は、非クロック式、静的単端CMOS
CVSツリーによって達成される。このツリーはまったく
CMOSだけなので、直流電流経路が存在せず、したがって
直流電圧損はない。カスコード電圧スイッチ型回路の各
分枝の各段は、ｐ型トランジスタとｎ型トランジスタの
相補対から構成される。ｐ型トランジスタは、そのソー
スを高基準電圧に接続し、そのドレインをｎ型FETのド
レインに接続する。ｎ型FETのソースは、次に低い段の
ｐ型トランジスタとｎ型トランジスタの相補対の共通ド
レイン結線に接続する。最低段の相補対のｎ型FETのソ
ースは、低基準電圧に接続する。動作に当たっては、相
補対は２個の相補形スイッチの働きをし、一方は常時
開、もう一方は常時閉である。相補対に対するゲート電
圧が低レベルの場合には、ｎ型トランジスタはオフ状
態、すなわち開であり、ｐ型トランジスタはオン状態、
すなわち閉である。共通ドレイン結線は、ｐ型トランジ
スタを介して、より高い基準電圧に接続され、したがっ
て高レベルに保持される。相補対に対するゲート電圧が
高レベルの場合には、ｐ型トランジスタがオフになり、
ｎ型トランジスタがオンになる。共通ドレイン結線は、
ｎ型トランジスタのソースに接続され、ソースと共に、
高レベルまたは低レベルに保持される。この手法は、あ
らゆるノードが能動的に高レベルまたは低レベルに保持
されるので、受動負荷やクロック式負荷や相補信号が不
要となる。
CVSツリーによって達成される。このツリーはまったく
CMOSだけなので、直流電流経路が存在せず、したがって
直流電圧損はない。カスコード電圧スイッチ型回路の各
分枝の各段は、ｐ型トランジスタとｎ型トランジスタの
相補対から構成される。ｐ型トランジスタは、そのソー
スを高基準電圧に接続し、そのドレインをｎ型FETのド
レインに接続する。ｎ型FETのソースは、次に低い段の
ｐ型トランジスタとｎ型トランジスタの相補対の共通ド
レイン結線に接続する。最低段の相補対のｎ型FETのソ
ースは、低基準電圧に接続する。動作に当たっては、相
補対は２個の相補形スイッチの働きをし、一方は常時
開、もう一方は常時閉である。相補対に対するゲート電
圧が低レベルの場合には、ｎ型トランジスタはオフ状
態、すなわち開であり、ｐ型トランジスタはオン状態、
すなわち閉である。共通ドレイン結線は、ｐ型トランジ
スタを介して、より高い基準電圧に接続され、したがっ
て高レベルに保持される。相補対に対するゲート電圧が
高レベルの場合には、ｐ型トランジスタがオフになり、
ｎ型トランジスタがオンになる。共通ドレイン結線は、
ｎ型トランジスタのソースに接続され、ソースと共に、
高レベルまたは低レベルに保持される。この手法は、あ
らゆるノードが能動的に高レベルまたは低レベルに保持
されるので、受動負荷やクロック式負荷や相補信号が不
要となる。
本発明によれば、多段のツリー状に配列された、静的単
端カスコード電圧スイッチ型論理システムが提供され
る。ツリーの各分枝の各段は、相補対から構成されてい
る。本発明は、各相補対がｐ型トランジスタとｎ型トラ
ンジスタから構成され、ｐ型FETのソースを高基準電圧
に接続し、そのドレインをｎ型FETのドレインに接続し
た、CMOSで実施することが好ましい。ｎ型FETのソース
は、次に低い段の相補対の共通ドレイン結線、または低
基準電圧に接続する。この手法は、あらゆるノードが能
動的に高レベルまたは低レベルに保持されるので、受動
負荷やクロック式負荷や相補信号が不要になる。
端カスコード電圧スイッチ型論理システムが提供され
る。ツリーの各分枝の各段は、相補対から構成されてい
る。本発明は、各相補対がｐ型トランジスタとｎ型トラ
ンジスタから構成され、ｐ型FETのソースを高基準電圧
に接続し、そのドレインをｎ型FETのドレインに接続し
た、CMOSで実施することが好ましい。ｎ型FETのソース
は、次に低い段の相補対の共通ドレイン結線、または低
基準電圧に接続する。この手法は、あらゆるノードが能
動的に高レベルまたは低レベルに保持されるので、受動
負荷やクロック式負荷や相補信号が不要になる。
E.実施例 第１図に、本発明の原理に従って設計した、２つの分枝
でAND−OR−反転機能を行なう、単純な３段カスコード
電圧スイッチ型論理回路を示す。この回路は、５つの入
力Ａ、Ｂ、Ｃ、Ｄ、Ｅと２つの出力Ｘ、Ｙを有し、論理
演算 を実行する。この回路ツリーは、多段及び２分枝に配列
され、各分枝の大部分の段はｐ型CMOS FETとｎ型CMOS F
ETの相補対から構成されている。各相補対で、ｐ型FET
はそのソースが高基準電圧Vddに、そのドレインが相補
対のｎ型FETのドレインに接続されている。ｎ型FETのソ
ースは、次に低い段の相補対の共通ドレイン結線、また
は低基準電圧Gndに接続されている。第１図で、最低段
の相補対は、ｎ型トランジスタ10とｐ型トランジスタ12
から構成されている。トランジスタ10のソースは接地接
続され、トランジスタ12のソースはVddに接続され、両
トランジスタ10及び12のドレインは互いに結合されてい
る。
でAND−OR−反転機能を行なう、単純な３段カスコード
電圧スイッチ型論理回路を示す。この回路は、５つの入
力Ａ、Ｂ、Ｃ、Ｄ、Ｅと２つの出力Ｘ、Ｙを有し、論理
演算 を実行する。この回路ツリーは、多段及び２分枝に配列
され、各分枝の大部分の段はｐ型CMOS FETとｎ型CMOS F
ETの相補対から構成されている。各相補対で、ｐ型FET
はそのソースが高基準電圧Vddに、そのドレインが相補
対のｎ型FETのドレインに接続されている。ｎ型FETのソ
ースは、次に低い段の相補対の共通ドレイン結線、また
は低基準電圧Gndに接続されている。第１図で、最低段
の相補対は、ｎ型トランジスタ10とｐ型トランジスタ12
から構成されている。トランジスタ10のソースは接地接
続され、トランジスタ12のソースはVddに接続され、両
トランジスタ10及び12のドレインは互いに結合されてい
る。
この回路の次段は、本発明のちょっとした変更である。
トランジスタ14、16、18、20は、２つの相補対には配列
されず、単純なNOR機能を形成している。NOR機能で、両
方のｎ型トランジスタのソースは、次に低い段の相補
対、トランジスタ10及び12の共通ドレイン結線に接続さ
れている。一方のｐ型トランジスタであるトランジスタ
20のソースが高基準電圧に結合されている。ｎ型トラン
ジスタ14及び18のドレインが、ｐ型トランジスタ16のド
レインに結合されている。本発明の原理によると、CVS
ツリーのどの段も、ツリーのその段にどれだけ多くの分
枝があるかに応じて幅が変動する、NOR機能で置き換え
ることができる。これらのNOR機能では、すべてのｎ型
トランジスタのソースがカスコード電圧スイッチの次に
低い段の共通ドレイン結線に結合され、少なくとも１個
のｐ型トランジスタが高基準電圧に接続されている。
トランジスタ14、16、18、20は、２つの相補対には配列
されず、単純なNOR機能を形成している。NOR機能で、両
方のｎ型トランジスタのソースは、次に低い段の相補
対、トランジスタ10及び12の共通ドレイン結線に接続さ
れている。一方のｐ型トランジスタであるトランジスタ
20のソースが高基準電圧に結合されている。ｎ型トラン
ジスタ14及び18のドレインが、ｐ型トランジスタ16のド
レインに結合されている。本発明の原理によると、CVS
ツリーのどの段も、ツリーのその段にどれだけ多くの分
枝があるかに応じて幅が変動する、NOR機能で置き換え
ることができる。これらのNOR機能では、すべてのｎ型
トランジスタのソースがカスコード電圧スイッチの次に
低い段の共通ドレイン結線に結合され、少なくとも１個
のｐ型トランジスタが高基準電圧に接続されている。
第１図の回路の最高段である第３段は、ｎ型トランジス
タ22とｐ型トランジスタ24から構成される第１の相補
対、及びｎ型トランジスタ26とｐ型トランジスタ28から
構成される第２の相補対という、もう２つの相補対を含
んでいる。相補対中の各トランジスタのドレインは、他
方のトランジスタのドレインに接続されている。ｐ型ト
ランジスタ24及び28のソースはVddに接続され、ｎ型ト
ランジスタ22及び26のソースは次に低い段のトランジス
タ14及び18の共通ドレイン結線と、トランジスタ16とに
接続されている。
タ22とｐ型トランジスタ24から構成される第１の相補
対、及びｎ型トランジスタ26とｐ型トランジスタ28から
構成される第２の相補対という、もう２つの相補対を含
んでいる。相補対中の各トランジスタのドレインは、他
方のトランジスタのドレインに接続されている。ｐ型ト
ランジスタ24及び28のソースはVddに接続され、ｎ型ト
ランジスタ22及び26のソースは次に低い段のトランジス
タ14及び18の共通ドレイン結線と、トランジスタ16とに
接続されている。
動作に当たっては、ｎ型トランジスタのすべてがオンに
なる時、すなわち選択された時、回路の選択されたすべ
てのノードの出力が強制的に低レベルになり、したがっ
て低基準電圧Gndへの経路をもたらす。ｎ型トランジス
タがオンになる時、他方のｐ型トランジスタはオフであ
る。ｎ型トランジスタがオフになっている回路ツリーで
他方のｐ型トランジスタがない場合、非選択ノードは、
高基準電圧にも低基準電圧にもドライブされないので、
浮動することになる。放射線または高熱によってトラン
ジスタ中にリークが生じることがあり、その結果、リー
クによって浮動ノードが短時間で低レベルにプルされ
る。そのため、宇宙空間で見られるような強い放射線や
高温の環境で、重大なエラーが生じる可能性がある。ｐ
型トランジスタを使用すると、選択されなかった分枝の
出力が高レベルに保持されて、リーク・エラーを防止す
る。
なる時、すなわち選択された時、回路の選択されたすべ
てのノードの出力が強制的に低レベルになり、したがっ
て低基準電圧Gndへの経路をもたらす。ｎ型トランジス
タがオンになる時、他方のｐ型トランジスタはオフであ
る。ｎ型トランジスタがオフになっている回路ツリーで
他方のｐ型トランジスタがない場合、非選択ノードは、
高基準電圧にも低基準電圧にもドライブされないので、
浮動することになる。放射線または高熱によってトラン
ジスタ中にリークが生じることがあり、その結果、リー
クによって浮動ノードが短時間で低レベルにプルされ
る。そのため、宇宙空間で見られるような強い放射線や
高温の環境で、重大なエラーが生じる可能性がある。ｐ
型トランジスタを使用すると、選択されなかった分枝の
出力が高レベルに保持されて、リーク・エラーを防止す
る。
CMOSは、適当な低レベルを実現するために、設計者がプ
ルアップ・デバイスとのプルダウン・デバイスの幅の比
を考慮しなくてすむので、「無比率」と呼ばれる。プル
アップ・デバイスとプルダウン・デバイスの幅は、直流
電圧の限界と適当な出力低レベルという制約条件を満た
すために性能のトレードオフが必要なので、受動負荷技
術の設計上の制約条件となる。静的CMOS論理回路は、受
動負荷静的論理回路に固有な電圧またはダウン・レベル
の制約条件によってその回路性能が制約されないので、
その性能が動的論理回路と等価である。
ルアップ・デバイスとのプルダウン・デバイスの幅の比
を考慮しなくてすむので、「無比率」と呼ばれる。プル
アップ・デバイスとプルダウン・デバイスの幅は、直流
電圧の限界と適当な出力低レベルという制約条件を満た
すために性能のトレードオフが必要なので、受動負荷技
術の設計上の制約条件となる。静的CMOS論理回路は、受
動負荷静的論理回路に固有な電圧またはダウン・レベル
の制約条件によってその回路性能が制約されないので、
その性能が動的論理回路と等価である。
第２図は、本発明の原理による、４段の完全に静的なCM
OSカスコード電圧スイッチ型４−16デコーダを示す。こ
の回路は、A0、、A1、、A2、、A3、の
８個の入力、及び16進表記で０ないし15の数に対応する
X0、X1、・・・XFの16個の出力を有する。トランジスタ
40ないし69から構成される回路の前半部は、以下のよう
に、デコーダの始めの８出力を生成する。つまり、最低
段の相補対であるトランジスタ40及び41が、A0から入力
を受け入れる。ｎ型トランジスタ40のソースは接地接続
され、ｐ型トランジスタのソースはVddに接続され、２
個のトランジスタのドレインは互いに接続されている。
OSカスコード電圧スイッチ型４−16デコーダを示す。こ
の回路は、A0、、A1、、A2、、A3、の
８個の入力、及び16進表記で０ないし15の数に対応する
X0、X1、・・・XFの16個の出力を有する。トランジスタ
40ないし69から構成される回路の前半部は、以下のよう
に、デコーダの始めの８出力を生成する。つまり、最低
段の相補対であるトランジスタ40及び41が、A0から入力
を受け入れる。ｎ型トランジスタ40のソースは接地接続
され、ｐ型トランジスタのソースはVddに接続され、２
個のトランジスタのドレインは互いに接続されている。
次段の回路は、トランジスタ対42及び43とトランジスタ
対44及び45から構成されている。ｎ型トランジスタ42及
び44のソースはトランジスタ40及び41の共通ドレイン結
線に接続され、ｐ型トランジスタ43及び45のソースはVd
dに接続され、各相補対を構成するトランジスタのドレ
イン同士が互いに接続されている。
対44及び45から構成されている。ｎ型トランジスタ42及
び44のソースはトランジスタ40及び41の共通ドレイン結
線に接続され、ｐ型トランジスタ43及び45のソースはVd
dに接続され、各相補対を構成するトランジスタのドレ
イン同士が互いに接続されている。
回路の第３段は、相補トランジスタ対46及び47、48及び
49、50及び51、52及び53から構成されている。ｐ型トラ
ンジスタ47、49、51、53のソースはVddに接続され、ｎ
型トランジスタ46、48、50、52のソースはトランジスタ
42及び43、または44及び45の共通ドレイン結線に接続さ
れ、各相補対に中のトランジスタのドレイン同士が互い
に接続されている。回路の最高段である第４段は、トラ
ンジスタ54ないし69からなる８対の相補対から構成され
ている。これらのすべての相補対では、ｐ型トランジス
タのソースがVddに接続され、ｎ型トランジスタのソー
スが回路ツリーの第３段における１つの相補対の共通ド
レイン結線に接続され、各相補対を構成するトランジス
タのドレイン同士が互いに接続されている。トランジス
タ70ないし99から成る回路の後半部にあるデバイスは、
出力X8ないしXFを生成し、トランジスタ40ないし69の場
合と同様に接続されている。
49、50及び51、52及び53から構成されている。ｐ型トラ
ンジスタ47、49、51、53のソースはVddに接続され、ｎ
型トランジスタ46、48、50、52のソースはトランジスタ
42及び43、または44及び45の共通ドレイン結線に接続さ
れ、各相補対に中のトランジスタのドレイン同士が互い
に接続されている。回路の最高段である第４段は、トラ
ンジスタ54ないし69からなる８対の相補対から構成され
ている。これらのすべての相補対では、ｐ型トランジス
タのソースがVddに接続され、ｎ型トランジスタのソー
スが回路ツリーの第３段における１つの相補対の共通ド
レイン結線に接続され、各相補対を構成するトランジス
タのドレイン同士が互いに接続されている。トランジス
タ70ないし99から成る回路の後半部にあるデバイスは、
出力X8ないしXFを生成し、トランジスタ40ないし69の場
合と同様に接続されている。
第２図に示したカスコード電圧スイッチ型論理回路に
は、直流電流経路が存在しない。さらに、好ましい実施
例では、余計なクロックを必要とせず、動的カスコード
電圧スイッチ電流に等しい回路性能をもたらす、無比率
CMOS論理回路を使用する。全デバイス数は60で、動的カ
スコード電圧スイッチよりも僅かに多いが、動的カスコ
ード電圧スイッチ型回路における非選択ノードは、必ず
しも、上記で論じたリークの問題をもたらす高電圧レベ
ルまたは低電圧レベルに保持されない。第２図の静的カ
スコード電圧スイッチ４−16デコーダでは、選択された
ノードも非選択ノードも共に能動的にトライブされる。
分枝のどこに非選択ノードが現れるかに応じて、ｐ型ト
ランジスタは、出力をVddまたはVdd−Vtにドライブす
る。
は、直流電流経路が存在しない。さらに、好ましい実施
例では、余計なクロックを必要とせず、動的カスコード
電圧スイッチ電流に等しい回路性能をもたらす、無比率
CMOS論理回路を使用する。全デバイス数は60で、動的カ
スコード電圧スイッチよりも僅かに多いが、動的カスコ
ード電圧スイッチ型回路における非選択ノードは、必ず
しも、上記で論じたリークの問題をもたらす高電圧レベ
ルまたは低電圧レベルに保持されない。第２図の静的カ
スコード電圧スイッチ４−16デコーダでは、選択された
ノードも非選択ノードも共に能動的にトライブされる。
分枝のどこに非選択ノードが現れるかに応じて、ｐ型ト
ランジスタは、出力をVddまたはVdd−Vtにドライブす
る。
第１表は、第２図に示したカスコード電圧スイッチ型デ
コーダの入力と出力の関係を示したものである。たとえ
ば、A0、A1、A2、A3が低レベル、すなわち論理“0"にあ
る場合、X0の出力は低レベル、すなわち論理“0"であっ
て、選択を示し、残りの全出力は高レベルになってい
る。A0、A1、A2、が低レベルの場合、X1の出力は低
レベルであり、残りの全出力は高レベルに保持されてい
る。
コーダの入力と出力の関係を示したものである。たとえ
ば、A0、A1、A2、A3が低レベル、すなわち論理“0"にあ
る場合、X0の出力は低レベル、すなわち論理“0"であっ
て、選択を示し、残りの全出力は高レベルになってい
る。A0、A1、A2、が低レベルの場合、X1の出力は低
レベルであり、残りの全出力は高レベルに保持されてい
る。
第３図の出力バッファ回路を４−16デコーダの出力に加
えることにより、すべての非選択出力で、完全なVdd高
レベルが保証できる。第３図に示すように、このバッフ
ァ回路は、そのソースを接地接続したｎ型トランジスタ
101とそのソースをVddに接続したｐ型トランジスタ103
の相補対と、そのソースをVddに接続し、ドレインをデ
コーダ出力ならびにトランジスタ101及び103の共通ゲー
ト結線に接続し、そのゲートをバッファ出力でもある相
補対の共通ドレイン結線に接続したｐ型トランジスタ10
5から構成されている。第２図の４−16デコーダは、バ
ッファなしで完全に機能し、各出力が能動的に高レベル
または低レベルに保持されるので、強い放射線や高温の
もとで使用できる。しかし、バッファなしでは、出力が
Vddにならないことがあり、その際、次の論理段にある
ｐ型トランジスタが完全にはオフにならないので、寄生
直流電流が次の論理段を流れる。しかし、本発明の他の
実施例では、寄生直流電流が重大な問題をもたらすこと
があるが、この寄生電流は、この回路がデコーダとして
適切に動作するのを妨げるには不充分である。
えることにより、すべての非選択出力で、完全なVdd高
レベルが保証できる。第３図に示すように、このバッフ
ァ回路は、そのソースを接地接続したｎ型トランジスタ
101とそのソースをVddに接続したｐ型トランジスタ103
の相補対と、そのソースをVddに接続し、ドレインをデ
コーダ出力ならびにトランジスタ101及び103の共通ゲー
ト結線に接続し、そのゲートをバッファ出力でもある相
補対の共通ドレイン結線に接続したｐ型トランジスタ10
5から構成されている。第２図の４−16デコーダは、バ
ッファなしで完全に機能し、各出力が能動的に高レベル
または低レベルに保持されるので、強い放射線や高温の
もとで使用できる。しかし、バッファなしでは、出力が
Vddにならないことがあり、その際、次の論理段にある
ｐ型トランジスタが完全にはオフにならないので、寄生
直流電流が次の論理段を流れる。しかし、本発明の他の
実施例では、寄生直流電流が重大な問題をもたらすこと
があるが、この寄生電流は、この回路がデコーダとして
適切に動作するのを妨げるには不充分である。
第４図に、本発明のもう一つの実施例を示す。この図
は、相補対が第２図の４−16デコーダの場合と同様に接
続されているが、クロック式デバイスまたはイネーブル
・デバイスが接地接続されている４−16クロック式デコ
ーダを示している。したがって、このクロック式デコー
ダは、クロックがオンの時だけ活動可能となる。この種
の回路は、RMA復号回路など、外部タイミングとの同期
動作に有用である。
は、相補対が第２図の４−16デコーダの場合と同様に接
続されているが、クロック式デバイスまたはイネーブル
・デバイスが接地接続されている４−16クロック式デコ
ーダを示している。したがって、このクロック式デコー
ダは、クロックがオンの時だけ活動可能となる。この種
の回路は、RMA復号回路など、外部タイミングとの同期
動作に有用である。
要約すると、完全に静的なカスコード電圧スイッチ型デ
コーダは、現況技術の通常のデコーダよりもはるかによ
り小さくかつより高速であり、直流ワット損がなく、余
分の外部制御論理回路やクロックを必要とせず、放射線
に対して耐性がある。この開示では、４−16デコーダ及
び他の好ましい実施例を詳述したが、同じ手法が任意の
カスコード電圧スイッチ型論理回路にも適用できる。
コーダは、現況技術の通常のデコーダよりもはるかによ
り小さくかつより高速であり、直流ワット損がなく、余
分の外部制御論理回路やクロックを必要とせず、放射線
に対して耐性がある。この開示では、４−16デコーダ及
び他の好ましい実施例を詳述したが、同じ手法が任意の
カスコード電圧スイッチ型論理回路にも適用できる。
以上、本発明をその特定の好ましい実施例に関して記載
したが、当業者なら理解できるように、本発明の精神及
び範囲から逸脱せずに、修正を加えることができる。一
般に、変数が「ｎ」個のどんなプール方式でも“n"段の
CVS論理ツリーで解くことが可能である。このようなCVS
論理ツリーの多くが、本発明の原理に従つて作成でき
る。本発明を静的CMOS論理回路に関して記載したが、ｐ
型FET及びｎ型FETをそれぞれpnpバイポーラ・トランジ
スタ及びnpnバイポーラ・トランジスタに置き換えるこ
とにより、本発明はバイポーラ型回路にも適用できる。
したが、当業者なら理解できるように、本発明の精神及
び範囲から逸脱せずに、修正を加えることができる。一
般に、変数が「ｎ」個のどんなプール方式でも“n"段の
CVS論理ツリーで解くことが可能である。このようなCVS
論理ツリーの多くが、本発明の原理に従つて作成でき
る。本発明を静的CMOS論理回路に関して記載したが、ｐ
型FET及びｎ型FETをそれぞれpnpバイポーラ・トランジ
スタ及びnpnバイポーラ・トランジスタに置き換えるこ
とにより、本発明はバイポーラ型回路にも適用できる。
第１図は、本発明の原理に従つて設計した、AND−OR−
反転機能を果たす２つの分枝を有するCMOS CVS論理ツリ
ーの回路図である。 第２図は、本発明の原理に従つて作成した、CMOSカスコ
ード電圧スイツチ型４−16デコーダ回路図である。 第３図は、第２図の４−16デコーダに追加できる出力バ
ツフアの回路図である。 第４図は、本発明の原理に従って作成した、クロック式
４−16デコーダの回路図である。 第５図は、従来技術のCMOSカスコード電圧スイッチ型デ
コーダの回路図である。 第６図は、受動プルアップ・デバイスを使って、非選択
出力を高レベルにプルする、CMOS従来技術のカスコード
電圧スイッチ型デコーダの回路図である。 第７図は、クロック式能動デバイスを使って出力をVdd
に事前充電する、従来技術のCMOSカスコード電圧スイッ
チ型デコーダの回路図である。 10、14、18、22、26……ｎ型トランジスタ、12、16、2
0、24、28……ｐ型トランジスタ。
反転機能を果たす２つの分枝を有するCMOS CVS論理ツリ
ーの回路図である。 第２図は、本発明の原理に従つて作成した、CMOSカスコ
ード電圧スイツチ型４−16デコーダ回路図である。 第３図は、第２図の４−16デコーダに追加できる出力バ
ツフアの回路図である。 第４図は、本発明の原理に従って作成した、クロック式
４−16デコーダの回路図である。 第５図は、従来技術のCMOSカスコード電圧スイッチ型デ
コーダの回路図である。 第６図は、受動プルアップ・デバイスを使って、非選択
出力を高レベルにプルする、CMOS従来技術のカスコード
電圧スイッチ型デコーダの回路図である。 第７図は、クロック式能動デバイスを使って出力をVdd
に事前充電する、従来技術のCMOSカスコード電圧スイッ
チ型デコーダの回路図である。 10、14、18、22、26……ｎ型トランジスタ、12、16、2
0、24、28……ｐ型トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−278208（ＪＰ，Ａ) 特開 昭61−155970（ＪＰ，Ａ) 特公 平５−44853（ＪＰ，Ｂ２) 特公 昭58−53508（ＪＰ，Ｂ２) 米国特許4935646（ＵＳ，Ａ) 米国特許4591993（ＵＳ，Ａ) 米国特許4638482（ＵＳ，Ａ) 欧州特許出願公開384000（ＥＰ，Ａ) 欧州特許出願公開142766（ＥＰ，Ａ) 欧州特許出願公開190427（ＥＰ，Ａ)
Claims (2)
- 【請求項１】最低段から最高段へと順に配列された複数
の段を有するカスコード電圧スイッチ型論理回路ツリー
であって、 第１の型のトランジスタとそれと相補的な第２の型のト
ランジスタからなる複数の相補対を含み、 上記第１型トランジスタのソースが第１基準電圧に接続
され、 上記第１型トランジスタのドレインが上記第２型トラン
ジスタのドレインに接続され、 上記第２型トランジスタのソースが、相補対が上記最低
段にある場合を除き、次に低い段の相補対の共通ドレイ
ン結線に接続され、相補対が上記最低段にある場合は、
上記第２段トランジスタのソースが第２基準電圧に結合
され、 上記カスコード電圧スイッチ型論理回路ツリーの非選択
ノードが能動的に上記第１基準電圧までドライブされ、 上記カスコード電圧スイッチ型論理回路ツリーの選択さ
れたノードが上記第２基準電圧までドライブされること
を特徴とする、 カスコード電圧スイッチ型論理回路ツリー。 - 【請求項２】第１基準電圧と、 第２基準電圧と、 第１型トランジスタと第２型トランジスタを含み、上記
第１型トランジスタそれぞれのソースが上記第１基準電
圧に接続され、各相補対の上記第１型トランジスタ及び
第２型トランジスタのドレインが互いに結合されてい
る、最低段から最高段へと格付けされた複数の段に配列
された複数の入力に応答して、切り替わる複数の相補対
と、 非選択出力が能動的に上記第１基準電圧までドライブさ
れ、選択出力が能動的に上記第２基準電圧までドライブ
されるという、上記最高段の相補対の共通ドレイン結線
から取り出される複数の出力とを含み、 放射線や温度の影響をあまり受けないことを特徴とす
る、 カスコード電圧スイッチ型論理回路ツリー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/314,525 US4935646A (en) | 1989-02-22 | 1989-02-22 | Fully static CMOS cascode voltage switch logic systems |
| US314525 | 1989-02-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0372717A JPH0372717A (ja) | 1991-03-27 |
| JPH0777355B2 true JPH0777355B2 (ja) | 1995-08-16 |
Family
ID=23220302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2038531A Expired - Lifetime JPH0777355B2 (ja) | 1989-02-22 | 1990-02-21 | カスコード電圧スイツチ型論理回路ツリー |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4935646A (ja) |
| EP (1) | EP0384000B1 (ja) |
| JP (1) | JPH0777355B2 (ja) |
| DE (1) | DE68925526T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935646A (en) | 1989-02-22 | 1990-06-19 | International Business Machines Corporation | Fully static CMOS cascode voltage switch logic systems |
| US5285118A (en) * | 1992-07-16 | 1994-02-08 | International Business Machines Corporation | Complementary current tree decoder |
| US5389836A (en) * | 1993-06-04 | 1995-02-14 | International Business Machines Corporation | Branch isolation circuit for cascode voltage switch logic |
| WO1996011530A1 (en) * | 1994-10-11 | 1996-04-18 | Wong Derek C | Digital circuits exhibiting reduced power consumption |
| US5650733A (en) * | 1995-10-24 | 1997-07-22 | International Business Machines Corporation | Dynamic CMOS circuits with noise immunity |
| US10079539B2 (en) | 2017-02-01 | 2018-09-18 | Dialog Semiconductor (Uk) Limited | Power supply protection circuit |
Citations (4)
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| US4638482A (en) | 1984-12-24 | 1987-01-20 | International Business Machines Corporation | Random logic error detecting system for differential logic networks |
| US4935646A (en) | 1989-02-22 | 1990-06-19 | International Business Machines Corporation | Fully static CMOS cascode voltage switch logic systems |
| JP5853508B2 (ja) | 2011-09-05 | 2016-02-09 | 株式会社村田製作所 | 積層インダクタ |
Family Cites Families (9)
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|---|---|---|---|---|
| US3539823A (en) * | 1968-08-06 | 1970-11-10 | Rca Corp | Logic circuit |
| JPS5733A (en) * | 1980-05-28 | 1982-01-05 | Sanyo Electric Co | Charger for battery |
| US4615010A (en) * | 1983-06-27 | 1986-09-30 | International Business Machines Corporation | Field effect transistor (FET) cascode current switch (FCCS) |
| US4570084A (en) * | 1983-11-21 | 1986-02-11 | International Business Machines Corporation | Clocked differential cascode voltage switch logic systems |
| US4727313A (en) * | 1985-03-08 | 1988-02-23 | International Business Machines Corporation | Fault simulation for differential cascode voltage switches |
| US4656417A (en) * | 1985-07-29 | 1987-04-07 | International Business Machines Corporation | Test circuit for differential cascode voltage switch |
| IT1200788B (it) * | 1985-10-14 | 1989-01-27 | Sgs Microelettronica Spa | Amplificatore operazionale tutto differenziale interno per circuiti integrati di tipo cmos |
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| US4698830A (en) * | 1986-04-10 | 1987-10-06 | International Business Machines Corporation | Shift register latch arrangement for enhanced testability in differential cascode voltage switch circuit |
-
1989
- 1989-02-22 US US07/314,525 patent/US4935646A/en not_active Expired - Fee Related
- 1989-09-27 EP EP89117880A patent/EP0384000B1/en not_active Expired - Lifetime
- 1989-09-27 DE DE68925526T patent/DE68925526T2/de not_active Expired - Fee Related
-
1990
- 1990-02-21 JP JP2038531A patent/JPH0777355B2/ja not_active Expired - Lifetime
Patent Citations (4)
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| JP5853508B2 (ja) | 2011-09-05 | 2016-02-09 | 株式会社村田製作所 | 積層インダクタ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0384000A1 (en) | 1990-08-29 |
| US4935646A (en) | 1990-06-19 |
| EP0384000B1 (en) | 1996-01-24 |
| DE68925526T2 (de) | 1996-08-29 |
| JPH0372717A (ja) | 1991-03-27 |
| DE68925526D1 (de) | 1996-03-07 |
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