JPH077774B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH077774B2 JPH077774B2 JP63010760A JP1076088A JPH077774B2 JP H077774 B2 JPH077774 B2 JP H077774B2 JP 63010760 A JP63010760 A JP 63010760A JP 1076088 A JP1076088 A JP 1076088A JP H077774 B2 JPH077774 B2 JP H077774B2
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高融点金属電極を有する化合物半導体装置に係
り、特に配線形成に好適な高融点金属電極に関する。
り、特に配線形成に好適な高融点金属電極に関する。
GaAs ICの基本素子であるGaAs MESFETは、たとえば日経
マイクロデバイス1986年７月号p65〜p84に記載してある
ように、高融点金属ゲート電極を用い、これをマスクと
してn+層のイオン打込みを行なう自己整合MESFETによっ
て高性能化が実現されてきた。自己整合型MESFETの高融
点金属ゲート電極としては高温アニールを行なってもシ
ョットキ特性が劣化しないタングステンシリサンイド
（WSix），タングステンボライト（WBx），窒化タング
ステン（WNx），タングステンアルミ（WAl），チタンタ
ングステン（TiW）などタングステンを含む高融点金属
が用いられている。n+層を自己整合技術で形成する場
合、これら高融点金属ゲート電極をマスクとしてn+層の
イオン打込みを行なうため、ゲート電極の断面形状は垂
直であることが必要である。それは、ゲート電極の断面
がたとえば台形状にテーパになっていると、n+層のイオ
ン打込み時にゲート金属のテーパ下部を貫通してイオン
打込みされるためゲート金属と高濃度のn+層が直接接す
ることになりショットキー電極の逆方向耐圧が著るしく
劣化するからである。タングステンを含む高融点金属の
断面が垂直になるように加工するには、たとえばNF3やS
F6，CF4などフッ素系のガスを用いた反応性イオンエッ
チング技術が用いられている。
マイクロデバイス1986年７月号p65〜p84に記載してある
ように、高融点金属ゲート電極を用い、これをマスクと
してn+層のイオン打込みを行なう自己整合MESFETによっ
て高性能化が実現されてきた。自己整合型MESFETの高融
点金属ゲート電極としては高温アニールを行なってもシ
ョットキ特性が劣化しないタングステンシリサンイド
（WSix），タングステンボライト（WBx），窒化タング
ステン（WNx），タングステンアルミ（WAl），チタンタ
ングステン（TiW）などタングステンを含む高融点金属
が用いられている。n+層を自己整合技術で形成する場
合、これら高融点金属ゲート電極をマスクとしてn+層の
イオン打込みを行なうため、ゲート電極の断面形状は垂
直であることが必要である。それは、ゲート電極の断面
がたとえば台形状にテーパになっていると、n+層のイオ
ン打込み時にゲート金属のテーパ下部を貫通してイオン
打込みされるためゲート金属と高濃度のn+層が直接接す
ることになりショットキー電極の逆方向耐圧が著るしく
劣化するからである。タングステンを含む高融点金属の
断面が垂直になるように加工するには、たとえばNF3やS
F6，CF4などフッ素系のガスを用いた反応性イオンエッ
チング技術が用いられている。
上記従来技術では全てのゲート電極断面が垂直に加工さ
れ、高融点金属ゲート電極への乗り上げ配線を行なう場
合の配線金属の被覆性については考慮されておらず、配
線金属がゲート電極への乗り上げ部分で断線するという
問題があった。
れ、高融点金属ゲート電極への乗り上げ配線を行なう場
合の配線金属の被覆性については考慮されておらず、配
線金属がゲート電極への乗り上げ部分で断線するという
問題があった。
本発明の目的は、n+層と自己整合的に形成する部分のゲ
ート電極断面を垂直に加工し、ショットキ特性の逆方向
耐圧を向上させると同時に配線金属がゲート電極へ乗り
上げる部分のゲート電極断面はテーパ状に加工して配線
金属の被覆性をよくし、この乗り上げ部分での断線を防
止することにある。
ート電極断面を垂直に加工し、ショットキ特性の逆方向
耐圧を向上させると同時に配線金属がゲート電極へ乗り
上げる部分のゲート電極断面はテーパ状に加工して配線
金属の被覆性をよくし、この乗り上げ部分での断線を防
止することにある。
上記目的は、ゲート電極の断面を垂直に加工する部分は
ゲート電極材料をタングステンを含む高融点金属だけで
構成し、一方配線金属が乗り上げる部分のゲート電極材
料はタングステンを含む高融点金属の上にシリコン，二
酸化シリコン，リンガラス，ボロンガラス、または窒化
シリコンのうちの少なくとも１種類の薄膜を積層した構
成とした後、これら両部分をホトレジストをマスクとし
てNF3，CF4、又はSF6などフッ素系のガスを用いてドラ
イエッチングすることにより達成できる。
ゲート電極材料をタングステンを含む高融点金属だけで
構成し、一方配線金属が乗り上げる部分のゲート電極材
料はタングステンを含む高融点金属の上にシリコン，二
酸化シリコン，リンガラス，ボロンガラス、または窒化
シリコンのうちの少なくとも１種類の薄膜を積層した構
成とした後、これら両部分をホトレジストをマスクとし
てNF3，CF4、又はSF6などフッ素系のガスを用いてドラ
イエッチングすることにより達成できる。
第１図に本発明を説明する図を示す。第１図（ａ）は断
面図，第１図（ｂ）は平面図である。化合物半導体基板
１上の全面にタングステンシリサイド２を堆積したの
ち、この上の一部分に薄いシリコン膜３を積層する。こ
の時のタングステンシリサイド２の膜厚は自由であるが
通常は100nm〜１μｍに選ぶ。また薄いシリコン膜３の
膜厚は1nm以上あればよいが10〜50nmが効果的である。
上記積層構造にしたのちゲート金属パターン形成のため
に有機系ホトレジストパターン４を形成する。この有機
系ホトレジストパターン４をマスクにして、シリコン薄
膜３とタングステンシリサイド２をフッ素系ガスによっ
て反応性イオンエッチングを行なう。たとえば、平行平
板型反応性イオンエッチング装置の反応槽内に圧力5Pa
のNF3ガスを導入し、直径50cmの対向電極に13.56MHzの
高周波を印加して電力300Wで放電を行なえば、上記シリ
コン膜3,タングステンシリサイド２をエッチング加工す
ることができる。第２図（ａ）および第２図（ｂ）に上
記方法で加工したタングステンシリサイドの断面形状を
示す。第２図（ａ）は第１図（ｂ）に示したAA′部分の
加工断面図を示し、第２図（ｂ）は第１図（ｂ）に示し
たBB′部分の加工断面図を示す。タングステンシリサイ
ド２の上にシリコン薄膜３が積層されているAA′断面で
はタングステンシリサイド２の断面は第２図（ａ）に示
すようにテーパ状に加工される。一方、タングステンシ
リサイド２の上にシリコン薄膜３が積層されていないB
B′断面ではタングステンシリサイド２の断面は第２図
（ｂ）に示すようにほぼ垂直に加工される。一般に反応
性イオンエッチングによって加工断面が垂直になるの
は、 （１）プラズマ放電による負の自己バイアス電圧によっ
て、イオンが基板に対して垂直方向に加速されて入射す
るため異方性エッチングとなる、 （２）プラズマ放電によって発生した各種の反応ガス活
性種が有機ホトレジストを分解すると同時にタングステ
ンシリサイドの加工断面側壁に次々とポリマー（ホトレ
ジストと反応ガスによる薄い膜状生成物）を形成し、横
方向のエッチングを阻止するため異方性エッチングとな
る、 などの原因が考えられている。第２図（ａ）のようにタ
ングステンシリサイド２の上にシリコン薄膜３が積層さ
れていると、上記の異方性エッチングの原因となる側壁
部へのポリマー形成ができなくなるため、横方向のエッ
チング速度が増大し、等方向エッチングになるためテー
パ状に加工されるものと考えられている。しかし現在の
所、この詳しいメカニズムは解明されていない。実験に
よるとシリコン膜３が積層されているためにタングステ
ンシリサイド２の断面がテーパ状になるのは極めて局所
的な効果である。すなわちシリコン積層部分から１μｍ
以上離れた部分では、ポリマー形成阻止の効果がなくな
り、タングステンシリサイド２の断面は垂直になる。本
発明はこのような現象を利用し、第１図（ｂ）に示すよ
うに耐熱性ゲート金属のゲート部BB′の断面は垂直に加
工し、わずか10μｍ程度離れた配線接続部AA′の断面は
テーパ状に加工するものである。これによって自己整合
形耐熱ゲート電極のショットキ逆方向耐圧を劣化させる
ことなく配線部分での配線金属の断線をなくすことがで
きる。
面図，第１図（ｂ）は平面図である。化合物半導体基板
１上の全面にタングステンシリサイド２を堆積したの
ち、この上の一部分に薄いシリコン膜３を積層する。こ
の時のタングステンシリサイド２の膜厚は自由であるが
通常は100nm〜１μｍに選ぶ。また薄いシリコン膜３の
膜厚は1nm以上あればよいが10〜50nmが効果的である。
上記積層構造にしたのちゲート金属パターン形成のため
に有機系ホトレジストパターン４を形成する。この有機
系ホトレジストパターン４をマスクにして、シリコン薄
膜３とタングステンシリサイド２をフッ素系ガスによっ
て反応性イオンエッチングを行なう。たとえば、平行平
板型反応性イオンエッチング装置の反応槽内に圧力5Pa
のNF3ガスを導入し、直径50cmの対向電極に13.56MHzの
高周波を印加して電力300Wで放電を行なえば、上記シリ
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ることができる。第２図（ａ）および第２図（ｂ）に上
記方法で加工したタングステンシリサイドの断面形状を
示す。第２図（ａ）は第１図（ｂ）に示したAA′部分の
加工断面図を示し、第２図（ｂ）は第１図（ｂ）に示し
たBB′部分の加工断面図を示す。タングステンシリサイ
ド２の上にシリコン薄膜３が積層されているAA′断面で
はタングステンシリサイド２の断面は第２図（ａ）に示
すようにテーパ状に加工される。一方、タングステンシ
リサイド２の上にシリコン薄膜３が積層されていないB
B′断面ではタングステンシリサイド２の断面は第２図
（ｂ）に示すようにほぼ垂直に加工される。一般に反応
性イオンエッチングによって加工断面が垂直になるの
は、 （１）プラズマ放電による負の自己バイアス電圧によっ
て、イオンが基板に対して垂直方向に加速されて入射す
るため異方性エッチングとなる、 （２）プラズマ放電によって発生した各種の反応ガス活
性種が有機ホトレジストを分解すると同時にタングステ
ンシリサイドの加工断面側壁に次々とポリマー（ホトレ
ジストと反応ガスによる薄い膜状生成物）を形成し、横
方向のエッチングを阻止するため異方性エッチングとな
る、 などの原因が考えられている。第２図（ａ）のようにタ
ングステンシリサイド２の上にシリコン薄膜３が積層さ
れていると、上記の異方性エッチングの原因となる側壁
部へのポリマー形成ができなくなるため、横方向のエッ
チング速度が増大し、等方向エッチングになるためテー
パ状に加工されるものと考えられている。しかし現在の
所、この詳しいメカニズムは解明されていない。実験に
よるとシリコン膜３が積層されているためにタングステ
ンシリサイド２の断面がテーパ状になるのは極めて局所
的な効果である。すなわちシリコン積層部分から１μｍ
以上離れた部分では、ポリマー形成阻止の効果がなくな
り、タングステンシリサイド２の断面は垂直になる。本
発明はこのような現象を利用し、第１図（ｂ）に示すよ
うに耐熱性ゲート金属のゲート部BB′の断面は垂直に加
工し、わずか10μｍ程度離れた配線接続部AA′の断面は
テーパ状に加工するものである。これによって自己整合
形耐熱ゲート電極のショットキ逆方向耐圧を劣化させる
ことなく配線部分での配線金属の断線をなくすことがで
きる。
以下本発明の一実施例を第３図，第４図，第５図により
説明する。本実施例はGaAs基板を用いた場合のみに限定
して説明するが、InP,GaAlAs,InAlAsP,InGaAs等他の化
合物半導体においても本発明の内容は有効である。
説明する。本実施例はGaAs基板を用いた場合のみに限定
して説明するが、InP,GaAlAs,InAlAsP,InGaAs等他の化
合物半導体においても本発明の内容は有効である。
実施例1. 第３図（ａ）〜第３図（ｊ）に本発明によるGaAa MESFE
Tを用いた集積回路素子の形成手順を示す。まず第３図
（ａ）に於いて、半絶縁性GaAs基板１の表面にイオン打
込み法とキャップ膜活性化アニール法によりチャネル能
動層６を形成する。キャップ膜５はCVD（気相化学成長
法，Ｃhemical Ｖapor Ｄeposition）法で形成した厚さ
200nmのSiO2膜である。チャネル能動層６は、Si＋イオ
ンを加速電圧75KeVで２〜６×1012個/cm２イオン打込み
し、キャップアニール法で水素中800℃,20分間アニール
する。次に第３図（ｂ）ではキャップ膜５を除去したの
ち、スパッタリング法によりタングステンシリサイドWS
ix2と、シリコン薄膜３を積層する。WSixの組成比はｘ
0.4が適当であり、膜厚は100nm〜１μｍでよいが、抵
抗を充分小さくして、かつプレーナプロセスに適するた
めには300〜500nmが最適である。シリコン薄膜３はシリ
コンをターゲットとしてWSixに引き続き連続スパッタ堆
積するのが都合がよい。この時のスパッタリング条件
は、基板温度は室温〜450℃，放電ガスはArで圧力は5mT
orr,放電電力は13.56MHzの高周波で0.5W/cm2であればよ
い。シリコン薄膜３の膜厚は1nm以上あればよいがプレ
ーナプロセスに適し、加工制御性が優れていることを考
慮すると10nm〜50nmとするのが最適である。次に第３図
（ｃ）に移る。通常のホトリソグラフィ技術により、上
記のシリコン薄膜３を所定の部分を残して除去する。こ
のシリコン薄膜の除去にはNF3，CF4またはSF6等の通常
のフッ素系ガスを用いた反応性イオンエッチング技術を
用いる。ただし、フッ素系のガスを用いる反応性イオン
エッチングではシリコンと同時にWSixもエッチングされ
るので、シリコン薄膜３を反応性イオンエッチングする
時は、時間制御によりシリコン層だけが除去されるよう
にする必要がある。次に第３図（ｄ）では、ゲート電極
を形成する部分に有機系ホトレジスト４を堆積する。次
に第３図（ｅ）では有機系ホトレジスト４をマスクとし
て、フッ素系ガスを用いた反応性ドライエッチングによ
ってWSix2を加工する。反応ガスは圧力5PaのNF3を用
い、放電は、13.56MHzの高周波で、直径100cmの電極に5
00W印加する。この場合、ウエーハに印加される負の直
流自己バイアス電圧は65Vである。シリコン薄膜３の積
層されていない部分のタングステンシリサイドは断面形
状が垂直に加工されるが、シリコン薄膜が積層されてい
る部分（第３図（ｅ）中のD,Eの部分）の断面形状はテ
ーパ状に加工される。第３図（ｆ）ではホトレジスト７
をマスクとしてSi+イオン８をイオン打込みする。この
時の加速電圧は100KVで打込み量は３×1013個／cm2とす
る。次に第３図（ｇ）に移る。全面に表面保護膜９を堆
積したのち、水素中800℃,15分間のアニールを行ない、
高濃度活性層10を活性化する。表面保護膜はSiH4とN2O
を原料ガスとして、プラズマ気相化学成長法で堆積した
厚さ300nmのSiO2膜が適している。次に第３図（ｈ）に
移る。ホトリソグラフィ技術により、オーミック電極を
形成する部分に開口部を設けたレジストパターン11を形
成したのち、反応性イオンエッチングにより表面保護膜
９をエッチングする。エッチングガスは、CHF3＋C2F6を
圧力60mTorrで用いるのがよい。次に第３図（ｉ）に移
り、全面にAuGe（60nm）/Ni（10nm）/Au（200nm）のオ
ーミック電極12を堆積する。オーミック電極の厚さは、
次の工程のリフトオフが容易に行なわれるため、250〜3
00nmにするのが好適である。次にホトレジスト除去剤に
よりホトレジスト11を除去して、不要な部分のオーミッ
ク電極をリフトオフ法で除去すれば第３図（ｊ）のよう
に完成する。第３図（ｊ）中のD,Eで示す部分はタング
ステンシリサイド２がテーパ状に加工されているため、
乗りあげ配線されたオーミック電極12は断線することな
く接続される。第４図に、第３図で説明したGaAs MESFE
Tを用いた集積回路の平面図を示す。第３図の断面図
は、第４図のCC′断面を示したものである。第４図では
記号T1で示されるMESFETのゲート電極と、記号T2でされ
るMESFETのドレイン電極がテーパ状の接続部Ｄを通して
結線されている。また、T2のFETはドレインとゲートが
テーパ状の接続部Ｅを通してショートされている。本実
施例によれば、高融点ゲート金属とオーミック電極を直
接接続する個所で、高融点ゲート金属の断面がテーパ状
に加工されているので段差部乗り上げ部分で断線するこ
とがない。また厚さ1nm〜50nmのシリコン薄膜３は800℃
の高温アニールによって多結晶化し低抵抗になるので電
気的接続も良好である。更に電気抵抗を小さくするため
にリン、又はボロンドーピングしたシリコン薄膜を使っ
ても有効である。本実施例では、高融点ゲート金属とし
てタングステンシリサイドの場合について説明したが、
この他にタングステンボライト（WBx），窒化タングス
テン（WNx），タングステンアルミ（WAlx），チタンタ
ングステン（TiW）を使用しても同様の効果がある。ま
た、シリコン薄膜３の代わりに、SiO2，リンガラス，ボ
ロンリンガラス，窒化シリコンを使っても同様の効果が
ある。但し、これらの絶縁膜を使用する場合は、第３図
（ｅ）の工程で最初にこれら絶縁膜をエッチング加工し
た後に高融点ゲート金属の加工を行なう必要がある、ま
た第３図（ｉ）の工程ではオーミック電極12を堆積する
前にこれらの絶縁膜をエッチング除去する必要がある。
Tを用いた集積回路素子の形成手順を示す。まず第３図
（ａ）に於いて、半絶縁性GaAs基板１の表面にイオン打
込み法とキャップ膜活性化アニール法によりチャネル能
動層６を形成する。キャップ膜５はCVD（気相化学成長
法，Ｃhemical Ｖapor Ｄeposition）法で形成した厚さ
200nmのSiO2膜である。チャネル能動層６は、Si＋イオ
ンを加速電圧75KeVで２〜６×1012個/cm２イオン打込み
し、キャップアニール法で水素中800℃,20分間アニール
する。次に第３図（ｂ）ではキャップ膜５を除去したの
ち、スパッタリング法によりタングステンシリサイドWS
ix2と、シリコン薄膜３を積層する。WSixの組成比はｘ
0.4が適当であり、膜厚は100nm〜１μｍでよいが、抵
抗を充分小さくして、かつプレーナプロセスに適するた
めには300〜500nmが最適である。シリコン薄膜３はシリ
コンをターゲットとしてWSixに引き続き連続スパッタ堆
積するのが都合がよい。この時のスパッタリング条件
は、基板温度は室温〜450℃，放電ガスはArで圧力は5mT
orr,放電電力は13.56MHzの高周波で0.5W/cm2であればよ
い。シリコン薄膜３の膜厚は1nm以上あればよいがプレ
ーナプロセスに適し、加工制御性が優れていることを考
慮すると10nm〜50nmとするのが最適である。次に第３図
（ｃ）に移る。通常のホトリソグラフィ技術により、上
記のシリコン薄膜３を所定の部分を残して除去する。こ
のシリコン薄膜の除去にはNF3，CF4またはSF6等の通常
のフッ素系ガスを用いた反応性イオンエッチング技術を
用いる。ただし、フッ素系のガスを用いる反応性イオン
エッチングではシリコンと同時にWSixもエッチングされ
るので、シリコン薄膜３を反応性イオンエッチングする
時は、時間制御によりシリコン層だけが除去されるよう
にする必要がある。次に第３図（ｄ）では、ゲート電極
を形成する部分に有機系ホトレジスト４を堆積する。次
に第３図（ｅ）では有機系ホトレジスト４をマスクとし
て、フッ素系ガスを用いた反応性ドライエッチングによ
ってWSix2を加工する。反応ガスは圧力5PaのNF3を用
い、放電は、13.56MHzの高周波で、直径100cmの電極に5
00W印加する。この場合、ウエーハに印加される負の直
流自己バイアス電圧は65Vである。シリコン薄膜３の積
層されていない部分のタングステンシリサイドは断面形
状が垂直に加工されるが、シリコン薄膜が積層されてい
る部分（第３図（ｅ）中のD,Eの部分）の断面形状はテ
ーパ状に加工される。第３図（ｆ）ではホトレジスト７
をマスクとしてSi+イオン８をイオン打込みする。この
時の加速電圧は100KVで打込み量は３×1013個／cm2とす
る。次に第３図（ｇ）に移る。全面に表面保護膜９を堆
積したのち、水素中800℃,15分間のアニールを行ない、
高濃度活性層10を活性化する。表面保護膜はSiH4とN2O
を原料ガスとして、プラズマ気相化学成長法で堆積した
厚さ300nmのSiO2膜が適している。次に第３図（ｈ）に
移る。ホトリソグラフィ技術により、オーミック電極を
形成する部分に開口部を設けたレジストパターン11を形
成したのち、反応性イオンエッチングにより表面保護膜
９をエッチングする。エッチングガスは、CHF3＋C2F6を
圧力60mTorrで用いるのがよい。次に第３図（ｉ）に移
り、全面にAuGe（60nm）/Ni（10nm）/Au（200nm）のオ
ーミック電極12を堆積する。オーミック電極の厚さは、
次の工程のリフトオフが容易に行なわれるため、250〜3
00nmにするのが好適である。次にホトレジスト除去剤に
よりホトレジスト11を除去して、不要な部分のオーミッ
ク電極をリフトオフ法で除去すれば第３図（ｊ）のよう
に完成する。第３図（ｊ）中のD,Eで示す部分はタング
ステンシリサイド２がテーパ状に加工されているため、
乗りあげ配線されたオーミック電極12は断線することな
く接続される。第４図に、第３図で説明したGaAs MESFE
Tを用いた集積回路の平面図を示す。第３図の断面図
は、第４図のCC′断面を示したものである。第４図では
記号T1で示されるMESFETのゲート電極と、記号T2でされ
るMESFETのドレイン電極がテーパ状の接続部Ｄを通して
結線されている。また、T2のFETはドレインとゲートが
テーパ状の接続部Ｅを通してショートされている。本実
施例によれば、高融点ゲート金属とオーミック電極を直
接接続する個所で、高融点ゲート金属の断面がテーパ状
に加工されているので段差部乗り上げ部分で断線するこ
とがない。また厚さ1nm〜50nmのシリコン薄膜３は800℃
の高温アニールによって多結晶化し低抵抗になるので電
気的接続も良好である。更に電気抵抗を小さくするため
にリン、又はボロンドーピングしたシリコン薄膜を使っ
ても有効である。本実施例では、高融点ゲート金属とし
てタングステンシリサイドの場合について説明したが、
この他にタングステンボライト（WBx），窒化タングス
テン（WNx），タングステンアルミ（WAlx），チタンタ
ングステン（TiW）を使用しても同様の効果がある。ま
た、シリコン薄膜３の代わりに、SiO2，リンガラス，ボ
ロンリンガラス，窒化シリコンを使っても同様の効果が
ある。但し、これらの絶縁膜を使用する場合は、第３図
（ｅ）の工程で最初にこれら絶縁膜をエッチング加工し
た後に高融点ゲート金属の加工を行なう必要がある、ま
た第３図（ｉ）の工程ではオーミック電極12を堆積する
前にこれらの絶縁膜をエッチング除去する必要がある。
実施例2. LDD（Ｌightly Ｄopped Ｄrain）構造のMESFETを用いる
場合について説明する。製造工程は第３図（ａ）〜第３
図（ｅ），第３図（ｇ）〜第３図（ｊ）の工程は全った
く同じなので省略する。すなわち、第３図（ｅ）の次に
第５図（ａ）に移って、全面にSiO213を300nm堆積す
る。次に第５図（ｂ）に示すように、圧力60mTorrのCHF
3＋C2F6ガスを用いてSiO213を異方性ドライエッチング
してタングステンシリサイド２の側面に側壁14を形成す
る。側壁14は、タングステンシリサイド２の断面形状が
垂直の部分のみに形成され、シリコン薄膜３が積層され
ているためテーパ状になっている部分には形成されな
い。次に第５図（ｃ）に移る。ホトレジスト７をマスク
としてSi＋イオン８をイオン打込みする。この時の加速
電圧は100KVで打込み量は５×1013個／cm2とする。側壁
14が形成されている部分ではこの側壁によってゲート金
属２と高濃度活性層10が約0.3μｍ離れるために、ショ
ットキの逆方向耐圧が向上する。以下の工程は第３図
（ｇ）に移り、同様であるので省略する。本実施例では
ショットキ電極の逆方向耐圧をLDD構造によって向上さ
せることができると同時に、オーミック電極がゲート電
極に乗り上げる部分ではゲートの断面形状がテーパ状で
あるために配線が断線することなく好適である。
場合について説明する。製造工程は第３図（ａ）〜第３
図（ｅ），第３図（ｇ）〜第３図（ｊ）の工程は全った
く同じなので省略する。すなわち、第３図（ｅ）の次に
第５図（ａ）に移って、全面にSiO213を300nm堆積す
る。次に第５図（ｂ）に示すように、圧力60mTorrのCHF
3＋C2F6ガスを用いてSiO213を異方性ドライエッチング
してタングステンシリサイド２の側面に側壁14を形成す
る。側壁14は、タングステンシリサイド２の断面形状が
垂直の部分のみに形成され、シリコン薄膜３が積層され
ているためテーパ状になっている部分には形成されな
い。次に第５図（ｃ）に移る。ホトレジスト７をマスク
としてSi＋イオン８をイオン打込みする。この時の加速
電圧は100KVで打込み量は５×1013個／cm2とする。側壁
14が形成されている部分ではこの側壁によってゲート金
属２と高濃度活性層10が約0.3μｍ離れるために、ショ
ットキの逆方向耐圧が向上する。以下の工程は第３図
（ｇ）に移り、同様であるので省略する。本実施例では
ショットキ電極の逆方向耐圧をLDD構造によって向上さ
せることができると同時に、オーミック電極がゲート電
極に乗り上げる部分ではゲートの断面形状がテーパ状で
あるために配線が断線することなく好適である。
本発明によれば、高融点ゲート金属の必要な部分の断面
形状をテーパ状あるいは垂直に制御できるため、ショッ
トキ特性の逆方向耐圧を充分に高く保ちながら、オーミ
ック電極とゲート電極を断線することなく接続すること
ができる。
形状をテーパ状あるいは垂直に制御できるため、ショッ
トキ特性の逆方向耐圧を充分に高く保ちながら、オーミ
ック電極とゲート電極を断線することなく接続すること
ができる。
第１図（ａ），第２図（ａ）および第２図（ｂ）は本発
明の要点を説明するための断面図、第１図（ｂ）は平面
図、第３図は本発明の実施例１のGaAs集積回路の製造工
程を示す図、第４図は第３図に示したGaAs集積回路の平
面図、第５図は、本発明の実施例２のGaAs集積回路の製
造工程を示す図である。 １…GaAs基板、２…タングステンシリサイド、３…シリ
コン薄膜、4,7,11…有機系ホトレジスト、５…SiO2表面
保護膜、６…チャネル能動層、８…Siイオン、９…キャ
ップ膜、10…高濃度活性層、12…オーミック電極、13…
SiO2膜、14…側壁。
明の要点を説明するための断面図、第１図（ｂ）は平面
図、第３図は本発明の実施例１のGaAs集積回路の製造工
程を示す図、第４図は第３図に示したGaAs集積回路の平
面図、第５図は、本発明の実施例２のGaAs集積回路の製
造工程を示す図である。 １…GaAs基板、２…タングステンシリサイド、３…シリ
コン薄膜、4,7,11…有機系ホトレジスト、５…SiO2表面
保護膜、６…チャネル能動層、８…Siイオン、９…キャ
ップ膜、10…高濃度活性層、12…オーミック電極、13…
SiO2膜、14…側壁。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41 29/812 (72)発明者 柳沢 寛 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 審査官 松本 邦夫 (56)参考文献 特開 昭62−54966（ＪＰ，Ａ) 特開 昭61−87380（ＪＰ，Ａ)
Claims (1)
- 【請求項１】化合物半導体基板上に少なくともタングス
テンを含む高融点金属からなる第１の層を堆積する工程
と、前記第１の層の一部分にシリコン，二酸化シリコ
ン，リンガラス，ボロンリンガラス又は窒化シリコンの
うちの少なくとも１種類の薄膜からなる第２の層を積層
する工程と、前記第１の層と前記第２の層が積層した部
分および前記第１の層のみの部分をレジストをマスクと
してフッ素系ガスを用いてドライエッチングして、前記
第１の層と前記第２の層が積層した部分の前記第１の層
の加工断面形状はテーパ状に加工し、かつ前記第１の層
のみの部分の前記第１の層の加工断面形状は前記テーパ
よりも垂直に近く加工する工程と、前記第１の層と電気
的に接続し、かつ前記第１の層の前記化合物半導体基板
側とは反対側の面上から前記第１の層の前記テーパ状加
工部分を通って前記化合物半導体基板上に延在する配線
を形成する工程を有することを特徴とする化合物半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010760A JPH077774B2 (ja) | 1988-01-22 | 1988-01-22 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010760A JPH077774B2 (ja) | 1988-01-22 | 1988-01-22 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01187876A JPH01187876A (ja) | 1989-07-27 |
| JPH077774B2 true JPH077774B2 (ja) | 1995-01-30 |
Family
ID=11759285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63010760A Expired - Lifetime JPH077774B2 (ja) | 1988-01-22 | 1988-01-22 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077774B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5907177A (en) * | 1995-03-14 | 1999-05-25 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor device having a tapered gate electrode |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6187380A (ja) * | 1984-10-04 | 1986-05-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0815158B2 (ja) * | 1985-09-04 | 1996-02-14 | 株式会社日立製作所 | ショットキーゲート電界効果トランジスタの製造方法 |
-
1988
- 1988-01-22 JP JP63010760A patent/JPH077774B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01187876A (ja) | 1989-07-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |