JPH0778995B2 - データ出力ドライバのデータ有効時間を延長する回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、ＲＡＭアレイ
のアクセスに関し、より詳しくは、アレイのアクセス時
間あるいはサイクル時間を増加させずに、このようなメ
モリ・アレイのデータ有効時間を増大させる回路及び技
術に関する。これは、読取サイクル中に、読取信号を出
力ドライバに直接供給し、同時に、並列パスを介して、
ラッチ出力を同じドライバに供給することによって実現
される。ラッチ出力は、読取信号とクロック・パルスの
復帰部分との制御下で、ラッチ出力が読取／書込増幅器
からの直接読取信号とオーバラップするように供給され
る。ラッチがリセットされるまで、ラッチから出力が供
給され、新しい読取信号が存在する時でも、次の読取サ
イクル中まで充分に存続することができる。この技法を
利用すると、クロックが非活動化されるまでラッチ出力
が供給されず、クロック・サイクルの復帰部分の間、ス
プリアスな読取信号が存在しないので、より長いデータ
有効時間をもたらすばかりでなく、ラッチがスプリアス
な読取信号に応答することもなくなる。またこの手法を
利用すると、従来技術の直列に配列されたラッチに関連
する遅延がなくなるという利点がある。

【０００２】

【従来の技術】このような各システムでは、アレイから
来るデータを認識するためのウィンドウを得るために、
記憶アレイ・システムのデータ出力信号に対するある最
小データ有効時間が必要である。従来技術では、この目
標を達成するため、２つの手法が利用されてきた。図１
に示されている１つの手法は、適正なデータ出力パルス
を得るために必要なだけ長いクロック活動時間を延長す
るものである。図１に示されているように、クロック活
動時間を延長すると、自動的にサイクル時間が長くな
る。もちろん、図１のデータ出力パルスで示されている
ように、データが有効な時間も延長される。この手法
は、明らかに全体的なマシン・サイクル時間を増加させ
るので、通常は受け入れられない。

【０００３】通常用いられている第２の手法は、図２に
示されているように、記憶アレイ・データ出力パスにラ
ッチを導入するものである。直列に配列されたラッチを
使用すると、もちろん遅延が導入される。図２の配列
で、セット入力に応答して、検知／読取増幅器からの出
力がラッチをセットし、リセット信号が印加されるまで
そのレベルを保持する。したがって、データ出力ドライ
バの入力におけるデータ有効時間は、セット時間及びリ
セット時間、ならびにラッチが出力を供給するのにかか
る時間の量の関数である。ＩＢＭテクニカル・ディスク
ロージャ・ブルテン，Ｖｏｌ．２５，Ｎｏ．６（１９８
２年１１月），ｐ．２８６５に所載のJ.A.ローレンス
（Lawrence) の論文“Increased Valid-Data Readout T
ime in Static RAM”に、カスケード式データ・ラッチ
を利用した回路の一例が示されている。上記の論文の配
置では、データ有効時間を増加させるのに、第２のカス
ケード式出力ラッチが利用されている。ラッチを追加す
ると、第２ラッチのスイッチング遅延が比較的小さい場
合を除き、読取りデータ出力が全サイクル時間を通じて
有効となるものの、アクセス時間はラッチを介する信号
伝播の影響を受ける。

【０００４】

【発明が解決しようとする課題】本発明の目的は、記憶
アレイのアクセス時間またはサイクル時間を増加させず
に、読取信号のデータ有効時間を増加させる回路を提供
することにある。

【０００５】本発明の他の目的は、検知／読取増幅器と
データ出力ドライバのあいだに直列に配列された回路要
素による遅延がなくなった回路を提供することにある。

【０００６】本発明の他の目的は、読取／検知信号とラ
ッチ出力信号をオーバラップさせて、アクセス時間また
はサイクル時間を増加させずに、データ有効時間を長く
する回路配置を提供することにある。

【０００７】本発明の他の目的は、別の読取信号または
書取信号が存在し得る次のクロック・サイクルの一部分
を利用することにより、データが有効な時間が延長され
た回路配置を提供することにある。

【０００８】

【課題を解決するための手段】本発明は、データ有効信
号の持続時間を、別の読取信号または書込信号が存在し
得る次のクロック・サイクルの一部分まで延長すること
により、アクセス時間またはサイクル時間の変化なし
に、データが有効な時間を延長する回路配置に関する。
これは、クロック・パルスＣＬの復帰部分（クロック・
パルスＣＬの補クロック・パルス即ちノット・クロック
・パルスＣＬ ｎｏｔの立上り部分）で並列ラッチをセ
ットすることによって実現される。クロック・パルスＣ
Ｌが終了するまで、すなわちＣＬｎｏｔが開始するまで
読取信号を使用しない限り、ラッチは活動化することが
でき、次の読取サイクルの一部まで、その状態にとどま
る。この期間は、リセット・パルスがラッチに印加され
る時間によって決まる。ラッチは、セットされてからリ
セットされるまで、その出力をデータ出力ドライバの入
力端に印加する。データ出力ドライバに提示されるラッ
チ出力とは別に、読取信号もドライバに直接印加され、
それがラッチの出力とオーバラップして、読取信号の立
上りからリセット信号の立上りまでの間ドライバの入力
端に現れる信号をもたらす。したがって、読取信号が消
失してしまっても、データ・ラッチは、ＣＬｎｏｔ及び
読取信号自体の存在によって開始されたままとなる。Ｃ
Ｌｎｏｔが制御されている限り、これによって、データ
・ラッチが次のクロック・サイクルのどこまで延長でき
るかが決まる。本明細書で開示する回路配置では、並列
ラッチのリセット（リセット・パルスの立上り）から、
ＣＬｎｏｔパルスの立下りで始まるアクセス時間の終了
までの間、データは無効である。つまり、スプリアスな
データが出力端に現れている限り、これは指定されたア
クセス時間内にないので、データの無効期間に当たり、
読み取られるようなことはない。また、ラッチの活動化
はＣＬｎｏｔパルスと読取信号の両方の存在に依存する
ので、ラッチからの出力は存在しない。

【０００９】

【実施例】図３には、本発明の教示による、記憶アレイ
のアクセス時間またはサイクル時間を増加させずに、デ
ータが有効な時間を増加させる回路３０の構成図が示さ
れている。

【００１０】図３の回路３０は、大まかに言って、検知
／読取増幅器３１、データ出力ドライバ３２、データ・
ラッチ３３の３つの回路要素から構成されている。デー
タ・ラッチ３３は、増幅器３１とドライバ３２を相互接
続する読取信号パス３４に並列に接続されている。図で
はドライバ３２は、ブロック３５に接続されている。ブ
ロック３５は、ドライバ３２の出力を用いる汎用ディジ
タル・コンピュータの別の部分でよい。図３で、接続点
３６、３７はそれぞれドットＡＮＤ接続及びドットＯＲ
接続であり、ディジタル回路設計分野の当業者にとって
周知の方式で、それぞれ図４に示されている論理ＡＮＤ
回路及び論理ＯＲ回路の代用となっている。増幅器３１
からの読取信号が、ドットＯＲ接続３７を介してドライ
バ３２の入力端に供給され、ドットＡＮＤ接続を介して
ラッチ３３のセット端子Ｓに供給される。チップ・クロ
ック信号の補信号であるもう１つの信号が、相互接続線
３８に印加され、ドットＡＮＤ接続３６を介してラッチ
３３のセット端子Ｓに供給される。相互接続線３８は、
図３では参照記号「ＣＬｎｏｔ」として示されている。
相互接続３９は図３では参照記号「リセット」として示
されているが、これはリセット信号をラッチ３３のリセ
ット端子Ｒに供給する。次いで、ラッチの出力が、相互
接続線４０及びドットＯＲ接続３７を介してデータ出力
ドライバ３２の入力端に印加される。

【００１１】動作の際、図３の回路は、増幅器３１から
の読取信号開始からラッチ３３のリセット端子Ｒでのリ
セット信号開始までの期間、増幅器３１及びラッチ３３
からの信号に応答して、ドライバ３２から出力を出す。
下記の図３の種々の要素に印加されるタイミング信号の
考察からわかるように、回路３０は、別の読取動作が既
に開始されている場合でも、次のクロック・サイクルの
一部分まで延長できるデータ有効信号を送出する。さら
に、以下でわかるように、データが有効な時間が延長さ
れているのは、増幅器３１からの読取信号とラッチ３３
の出力が、ドライバ３２の入力に現れる時にオーバラッ
プされる結果である。従来技術の直列に配列されたラッ
チが不要となる限りで、それに付随する遅延もなくな
る。

【００１２】図３の動作についてより詳しく論ずる前
に、本発明の趣旨から逸脱することなく、ドットＡＮＤ
接続３６及びドットＯＲ接続３７の代わりに実際のＡＮ
Ｄゲート及びＯＲゲートが使用できることを認識された
い。すなわち、図４は、相互接続３６がＡＮＤゲート３
６’で置換され、相互接続３７がＯＲゲート３７’で置
換されている点を除き、図３と同じ構成図を示してい
る。図３が単純化されている点を別にすれば、図４は図
３と同様に動作し、図５及び図６のタイミング信号は、
図３と図４のどちらとも一緒に使用できる。

【００１３】図５及び図６は、それぞれ図３のチップ制
御用タイミング信号、及び回路要素の活動化と制御用の
タイミング信号である。すなわち、図５は、システム・
クロック・パルス、チップ選択パルス、チップ・クロッ
クＣＬパルス、ＣＬｎｏｔパルス、リセット・タイミン
グ・パルスとそれら相互の関係を示している。図６は、
ＣＬパルス、Ｒ／Ｗパルス、ＣＬｎｏｔパルス、リセッ
ト・パルス、読取信号パルス、データ・ラッチ・パル
ス、データ出力パルスとそれら相互の関係を示してい
る。以下の考察では、ＣＬがハイレベルからローレベル
に降下する時、すなわちＣＬｎｏｔがローレベルからハ
イレベルに立ち上がる時、有効な読取信号が存在するこ
とを了解されたい。セット端子Ｓに読取信号も存在する
場合、ＣＬｎｏｔがラッチ３３をセットすることを思い
起こせば、この手法により、読取サイクル中でＣＬｎｏ
ｔ信号の活動化以前に発生するスプリアスな読取信号
が、ラッチ３３をセットするのが防止されることも了解
されるはずである。すなわち、図６の読取信号パルス４
１は、相互接続３４を介してドライバ３２の入力に直接
渡されるが、これはシステムの指定されたアクセス時間
ｔａｃｃよりも早く起こる。したがって、ＣＬｎｏｔが
ハイでないので、このパルス４１はラッチ３３をセット
しない。図５で４２に示されている読取信号パルスは、
ＣＬｎｏｔ信号がハイレベルになる期間まで延長してお
り、それ自体でデータ出力ドライバ３２を駆動し、その
結果、ほぼラッチ機能によるどんな影響もなしにデータ
出力信号がその出力端に現れる。次いで、ＣＬｎｏｔパ
ルス４３の立上り端（ＣＬパルス４４の立下り端）で読
取信号パルス４２が存在する、すなわちハイレベルにな
っているので、読取信号パルス４２とＣＬｎｏｔパルス
４３が同時に正の時、ラッチ３３がセットされる。ラッ
チ３３は、図６でデータ・ラッチ・パルスの立上り端４
５によって示されるように、一たびセットされると、や
はり図６に示されているリセット・パルス４６の立上り
端の印加によってリセットされるまで、この状態にとど
まる。図５及び図６に示されているように、ラッチ３３
は、次のシステム・クロック・サイクルの始めに、リセ
ット・パルスの開始によって０にリセットされる。ただ
し、リセット・パルスは、ある時間ｔ_dだけ僅かに遅延
されることがある。ｔ_dは、データ・アクセス時間ｔａ
ｃｃよりも短くなければならない。ラッチ３３がリセッ
トされると同時に、図６でデータ・ラッチ・パルス４５
の立下り端で示されているように、ラッチ３３はもはや
出力を供給しない。読取信号パルス４２及びデータ・ラ
ッチ・パルス４５をそれぞれ注意深く考察すると、読取
信号４２の立上り端が存在する時点からデータ・ラッチ
・パルス４５の立下り端が現れる時点まで、データがド
ライバ３２に存在することが分かる。このことは、図６
でデータ出力パルス４７によって示されている。データ
出力パルス４７は、その立上り端が読取信号４２の立上
り端と一致し、かつその立下り端がリセット・パルス４
６の立上り端と一致する。データ出力パルス４７に関し
ては、図６に示されているように、ＣＬパルス４８の存
在によって示されている次の読取サイクルの発生までハ
イレベルにとどまっていることに留意されたい。データ
出力パルス４７の立下り端は、ＣＬパルス４８がハイレ
ベルの時に現れるように調時されていることに留意され
たい。データ出力パルス４７のこうした延長が可能なの
は、読取信号パルス４８が存在していても、ＣＬｎｏｔ
パルス５０が立上り遷移をするまでデータ・ラッチ・パ
ルス４９が存在しないためである。図６での斜線を施し
た領域５１は、データ出力信号のデータ無効時間であ
る。この期間中、クロック４４からの以前のデータはも
はや有効でなく、クロック・パルス４８からの新しいデ
ータはまだ有効でない。以上のすべてから、アクセス時
間にもサイクル時間にも影響を与えずに、データが有効
なままにとどまっている時間が、かなり延長されたこと
が明白なはずである。上記の手法を用いると、サイクル
時間に大きな影響を与えずにできる限り速いアクセス時
間が可能となると考える。

【００１４】図７は、本発明の教示によるＥＣＬ（エミ
ッタ結合論理）回路の構成図である。図７では、図３に
示されているのと同じ要素は、図３に用いられているの
と同じ参照記号で示されている。

【００１５】図７では、図３の検知／読取増幅器３１
は、破線の枠３１内に配置された差動読取増幅回路によ
って実施され、ラッチ３３は、破線の枠３３の範囲内に
配置されたラッチと制御回路の組合せで実施され、デー
タ出力ドライバ３２は、破線の枠３２の範囲内に配置さ
れた通常のＥＣＬデータ出力ドライバを用いて実施され
ている。

【００１６】増幅器３１は、相補型入力信号と単端接地
出力信号をもつ差動読取増幅器の最終段である。すなわ
ち、ｎｐｎトランジスタであるトランジスタＴ１、Ｔ２
は、そのエミッタが抵抗Ｒ１及びチップ選択トランジス
タＴ３を介して電源Ｖ_EE（−２．２Ｖ）に接続されてい
る。電源Ｖ_EEはトランジスタＴ３のエミッタに接続さ
れ、トランジスタＴ３のベースは、図５に示されている
チップ選択パルスを出すパルス源に接続されている。ト
ランジスタＴ１、Ｔ２のコレクタはそれぞれ抵抗Ｒ２、
Ｒ３を介してコレクタ電源Ｖ_cc（１．４Ｖでよい）に接
続され、そのベースは相補型信号に接続されて、トラン
ジスタＴ２のベース上の信号が−０．２Ｖから０．２Ｖ
まで上昇するのと同時に、トランジスタＴ１のベース上
の信号が０．２Ｖから−０．２Ｖまで降下するようにな
っている。こうした対称な入力信号が印加される結果、
トランジスタＴ１はオフとなり、トランジスタＴ２はオ
ンとなって抵抗Ｒ１（例えば０．９Ｋオームの値をと
る）によって決まる電流を流させる。Ｒ３が（Ｒ２と同
様に１．２Ｋオームの値をとる）この電流に乗じられる
結果、ノードＮ１で出力信号が減少する。これは図７で
は「読取信号」として示されている。ショットキー障壁
ダイオードＳＢＤが、一方の電極でノードＮ１に接続さ
れ、もう一方の電極で０ボルトに接続されている。ＳＢ
Ｄの機能は、読取信号のアップ・レベルを０．５Ｖに固
定することである。ダウン・レベルは、Ｖ_CCと抵抗Ｒ３
の両端間の電圧降下との差によって与えられ、この結
果、約−０．５Ｖのダウン・レベルがもたらされる。こ
の結果得られる読取信号は、相互接続３４に沿って伝播
し、接続点Ａを介して、データ出力ドライバ３２の一部
をなすトランジスタＴ９のベースに達する。図７の実施
例では、接続点Ａは図３に示されているドットＯＲ３７
とドットＡＮＤ３６の両方の機能を果す。すなわち、接
続点Ａでの読取信号がｎｐｎトランジスタＴ９のベース
に直接伝達され、そこで（２進“１”を表す）−０．５
Ｖのダウン・レベルによってトランジスタＴ９はオフに
され、Ｖ_CCとトランジスタＴ９のコレクタとに接続され
ている抵抗Ｒ８が、エミッタ・フォロワＴ１１の入力を
引き上げる。クロックもゲート機能も必要とせずに、２
進“１”信号が出力端子Ｎ２に現れる。読取増幅器３１
を活動化した後、得られる出力は図６に示されている読
取信号４２と同様である。図７で、ドライバ３２はま
た、０．５Ｋオームの値をもつ抵抗Ｒ７を含んでいる。
抵抗Ｒ７は、その一端がｎｐｎトランジスタＴ９、Ｔ１
０のエミッタに接続され、他端がＶ_EE（−２．２Ｖ）に
接続されている。最後に、エミッタ・フォロワ・トラン
ジスタＴ１１は、そのエミッタが値が２Ｋオームの抵抗
Ｒ９を介してＶ_EEに接続されている。トランジスタＴ１
１のコレクタはＶ_CC（１．４Ｖ）に接続されている。読
取信号が存在する間中、トランジスタＴ９のベース上の
負のダウン・レベルがこのトランジスタをオフにする限
り、読取信号がもはや存在しなくても、同様のダウン・
レベル信号がトランジスタＴ９をオフに維持することに
なる。この負のダウン・レベルはラッチ３３によっても
たらされる。ラッチ３３の構成部品および動作について
論じる前に、有効容量Ｃ（ＬＡ）はラッチ端子Ｎ４によ
ってほとんど影響されないので、ラッチ及び制御回路３
３による顕著な遅延なしに、読取信号が増幅器３１から
ドライバ３２に伝播されたことを了解されたい。

【００１７】図７に戻ると、ラッチ３３はｎｐｎトラン
ジスタＴ４〜Ｔ８を含んでいる。トランジスタＴ５、Ｔ
６は、Ｔ６のコレクタがＴ５のベースに結合され、Ｔ５
のコレクタがＴ６のベースに結合された、交差結合対を
形成する。Ｔ６のエミッタは、値１．４Ｋオームの抵抗
Ｒ４を介してＶ_EE（−２．２Ｖ）接続され、Ｔ５のエミ
ッタは、値１Ｋオームの抵抗Ｒ５を介してＶ_EEに接続さ
れている。Ｔ６のコレクタはノードＮ４を介して接続点
Ａに接続され、Ｔ５のコレクタは、Ｔ６のベースに接続
された上に、抵抗Ｒ６（１．８Ｋオーム）を介してＶ_CC
（＋１．４Ｖ）に接続されている。トランジスタＴ７は
トランジスタＴ５の両端間に接続され、両者のコレクタ
同士及びエミッタ同士が一緒に接続されている。トラン
ジスタＴ７のベースは、リセット端子に接続されてい
る。リセット端子では、０．４ＶのハイレベルがＣＬ’
信号を表し、−０．４Ｖのダウン・レベルがＣＬｎｏｔ
信号を表す。図７で、ｎｐｎトランジスタＴ４及びＴ６
は、そのエミッタ同士が一緒に接続されている。トラン
ジスタＴ４のコレクタはＶ_CCに接続され、ベースはＶ _R
（ＯＶ）に接続されている。同様に、Ｔ８、Ｔ５、Ｔ７
はそれらのエミッタが一緒に接続されている。Ｔ８のコ
レクタはＶ_CCに接続され、ベースはＶ_Rに接続されてい
る。

【００１８】動作に際しては、図６の読取信号およびＣ
Ｌｎｏｔパルスが図７のラッチ３３の適当な入力端に存
在するとき、ラッチ３３がセットされる。図７で、２進
“０”であるリセット信号は０．４Ｖのハイレベルであ
り、それがｎｐｎトランジスタＴ７のベースに接続され
たリセット端子に印加されて、トランジスタＴ７をオン
にする。反対に、−０．４Ｖのローレベル信号がＴ７の
リセット端子に印加されると、Ｔ７はオフになる。この
ローレベルは、ＣＬｎｏｔパルスを表す。

【００１９】サイクルの始めに、０．４Ｖ（リセット信
号）がトランジスタＴ７のベースに印加されて、このＴ
７がオンになった時、ラッチ３３がリセットされる。Ｔ
７がオンになると、ノードＮ３の電位は約−０．３Ｖに
まで下がる。ノードＮ３の降下する電位がトランジスタ
Ｔ６のベースに伝えられ、トランジスタＴ６をオフにす
る。このとき、ラッチ３３は、アップまたはダウンの読
取信号を受け取ることができる。読取信号が論理“１”
すなわち−０．５Ｖレベルである場合、この電位がトラ
ンジスタＴ５のベースに交差結合されると、トランジス
タＴ５がオフになる。ＣＬｎｏｔ（−０．４Ｖ）が、リ
セット端子を介してオン状態にあるＴ７のベースに印加
されると、トランジスタＴ７はただちにオフになる。ノ
ードＮ３の電位が上がり、オフであったＴ６をオンにす
る。このため、ノードＮ４は約−０．５Ｖまで降下し、
トランジスタＴ９のベースにより負の電位を印加し、Ｔ
９をオフ状態に保つ。したがって、ＣＬｎｏｔが印加さ
れている限り、読取信号が負のとき、Ｔ９はオフ状態に
保持される。増幅器３１の出力端で読取信号“１”が消
失した時、トランジスタＴ７がそのベース上のＣＬｎｏ
ｔ信号によってオフに維持されている限り、ラッチ３３
は“１”状態にとどまる。Ｔ９が非導通状態の時、トラ
ンジスタＴ１１はオンになり、０．５Ｖの論理“１”が
ノードＮ２に現れる。一方、読取信号が論理“０”すな
わち０．５Ｖの場合には、トランジスタＴ５がオンにな
り、ノードＮ３は約−０．３Ｖであり、Ｔ６のベースに
負の電位を生じさせ、トランジスタＴ６をオフ状態に保
つ。−０．４ＶのＣＬｎｏｔパルスがトランジスタＴ７
のベースに印加されてトランジスタＴ７がオフになる
時、トランジスタＴ６はオフ状態に保たれる。このと
き、ラッチ３３は論理“０”状態にセットされ、この状
態にとどまることになる。ノードＮ４から（今ドットＯ
Ｒとして動作している）接続点Ａを介してラッチ３３の
正の状態が伝えられ、正電位がトランジスタＴ９のベー
スに印加されると、トランジスタＴ９がオンになり、Ｎ
２に−０．５Ｖの論理“０”が現れる。図７で、トラン
ジスタＴ４はトランジスタＴ４とＴ６から構成される電
流スイッチ用の基準トランジスタであり、Ｔ８はトラン
ジスタＴ５、Ｔ７、Ｔ８から構成される電流スイッチ用
の基準トランジスタであり、Ｔ１０はトランジスタＴ９
とＴ１０から構成される電流スイッチ用の基準トランジ
スタである。

【００２０】以上の説明では、ｎｐｎトランジスタを用
いて好ましい実施例について説明した。ただし、すべて
の電圧の極性を逆にし、示されている大きさを保持しな
がら、ｐｎｐトランジスタを用いることにより、同じく
好ましい実施例を得ることが可能である。

【００２１】

【発明の効果】本発明により、記憶アレイのアクセス時
間またはサイクル時間を増加させずに、読取信号のデー
タ有効時間を増加させる回路が提供される。

【図面の簡単な説明】

【図１】図１はクロック活動時間が、所望のデータ出力
パルスを得るのに必要なだけ延長された、従来技術の手
法のクロック信号及びデータ出力信号のパルス・パター
ン図である。

【図２】図２は、記憶システムのデータ出力パスに直列
に配列されたラッチを示す、クロック活動時間を延長す
ることによりデータ有効時間を延長する、従来技術の回
路配置の構成図である。

【図３】図３は、本発明の教示による、記憶アレイのア
クセス時間とサイクル時間のどちらも増大させずにデー
タが有効な時間を増大させる回路の構成図である。この
結果を実現するための鍵は、並列ラッチの使用にある。

【図４】図４は、ドットＯＲ及びドットＡＮＤ配置がそ
れぞれＯＲ及びＡＮＤゲート回路で置換されている点を
除き、図３に示されている回路と同様な回路の構成図で
ある。

【図５】図５は、チップ制御用のタイミング信号、及び
図３の回路要素を活動化させ制御するためのタイミング
信号の線図である。

【図６】図６は、チップ制御用及び図３の回路要素を活
動化させ制御するタイミング信号を示す線図である。

【図７】図７は、図３の検知／読取増幅器、ラッチ、デ
ータ出力ドライバの回路実施態様を示す、本発明の教示
によるＥＣＬ（エミッタ結合論理）回路の概略図であ
る。

【符号の説明】

３０ 回路 ３１ 検知／読取増幅器 ３２ データ出力ドライバ ３３ データ・ラッチ ３４ 読取信号パス ３６ ドットＡＮＤ接続点 ３７ ドットＯＲ接続点

フロントページの続き (72)発明者 ディーター・フェリックス・ゲオルク・ヴ ェンデル ドイツ連邦共和国7032、ジンデルフィンゲ ン、ショーネルベルガー・ヴェーク 14番 地 (56)参考文献 特開 昭61−165884（ＪＰ，Ａ) 特開 昭62−140292（ＪＰ，Ａ) 特開 平２−116089（ＪＰ，Ａ) 特開 昭57−44325（ＪＰ，Ａ) 実公 昭39−14414

Claims (5)

【特許請求の範囲】
1. 【請求項１】データ出力ドライバ回路と、 信号パスを介して直接上記データ出力ドライバ回路に接
   続され、システム・クロック・パルスが存在する間高い
   レベル及び低いレベルの読取信号の一方を供給する検知
   ／読取増幅器と、 コレクタが上記信号パスに接続された第１トランジス
   タ、コレクタが上記第１トランジスタのベースに接続さ
   れ更に抵抗を介して電源電圧に接続され、そしてベース
   が上記第１トランジスタのコレクタに接続された第２ト
   ランジスタ、コレクタが上記第２トランジスタのコレク
   タに接続されそしてエミッタが上記第２トランジスタの
   エミッタに接続された第３トランジスタを有し、そして
   該第３トランジスタのベースに、上記システム・クロッ
   ク・パルスの期間に上記第３トランジスタをターン・オ
   ンするリセット・パルスが印加され、上記システム・ク
   ロック・パルスの終了後に上記システム・クロック・パ
   ルスの補パルスを表し上記第３トランジスタをターン・
   オフするパルスが印加されるラッチ手段とを備える、デ
   ータ出力ドライバのデータ有効時間を延長する回路。
2. 【請求項２】上記第１、第２及び第３トランジスタはＮ
   ＰＮトランジスタであり、該第１、第２及び第３トラン
   ジスタのエミッタは、抵抗を介して基準電位に接続され
   ていることを特徴とする、請求項１記載のデータ出力ド
   ライバのデータ有効時間を延長する回路。
3. 【請求項３】システム・クロック・パルスが存在する間
   高いレベルの読取信号を供給する検知／読取増幅器と、 データ出力ドライバ回路と、 上記検知／読取増幅器の出力に接続された一方の入力及
   び上記データ出力ドライバ回路の入力に接続された出力
   を有するＯＲ回路と、 上記検知／読取増幅器の出力に接続されて上記読取信号
   が印加される一方の入力及び上記システム・クロック・
   パルスの補パルスを表す高いレベルのパルスが印加され
   る他方の入力を有するＡＮＤ回路と、 該ＡＮＤ回路の出力が印加されるセット入力、上記シス
   テム・クロック・パルスの期間にリセット・パルスが印
   加されるリセット入力及び上記ＯＲ回路の他方の入力に
   接続された出力を有するラッチとを備える、データ出力
   ドライバのデータ有効時間を延長する回路。
4. 【請求項４】上記検知／読取増幅器は上記システム・ク
   ロック・パルスの開始時から始まりそして上記システム
   ・クロック・クロック・パルスの終了時の前に終了する
   データ・アクセス期間を有し、上記リセット・パルス
   は、上記システム・クロック・パルスの開始時から遅れ
   且つ上記データ・アクセス期間の終了前の時刻に開始し
   そして上記システム・クロック・パルスの終了時に終了
   することを特徴とする請求項３記載の、データ出力ドラ
   イバのデータ有効時間を延長する回路。
5. 【請求項５】上記リセット・パルスの開始時から上記デ
   ータ・アクセス期間の終了時までの期間が、データを有
   効とみなさない期間であることを特徴とする請求項４記
   載の、データ出力ドライバのデータ有効時間を延長する
   回路。