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JPH0779188B2 - Method for manufacturing double-sided wiring board - Google Patents
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JPH0779188B2 - Method for manufacturing double-sided wiring board - Google Patents

Method for manufacturing double-sided wiring board

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JPH0779188B2
JPH0779188B2 JP2139654A JP13965490A JPH0779188B2 JP H0779188 B2 JPH0779188 B2 JP H0779188B2 JP 2139654 A JP2139654 A JP 2139654A JP 13965490 A JP13965490 A JP 13965490A JP H0779188 B2 JPH0779188 B2 JP H0779188B2
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hole
electrodes
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治 桑原
昭彦 阿部
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Description

【発明の詳細な説明】 [産業上の利用分野] この発明は両面配線基板の製造方法に関する。The present invention relates to a method for manufacturing a double-sided wiring board.

[従来の技術] 近年、サーマル印字ヘッドにおいては、小型化および高
密度化に伴って発熱抵抗体および電極配線の微細ピッチ
化が要望されている。このようなサーマル印字ヘッド
は、基板上に発熱抵抗体を等間隔に多数配列し、各発熱
抵抗体を挟んで選択電極と共通電極を対向させて各発熱
抵抗体に接続し、かつ選択電極にICチップの駆動トラン
ジスタを接続した構造となっている。
[Prior Art] In recent years, in a thermal print head, there is a demand for finer pitches of a heating resistor and an electrode wiring in accordance with miniaturization and higher density. In such a thermal print head, a large number of heat generating resistors are arranged on a substrate at equal intervals, and a select electrode and a common electrode are opposed to each other with each heat generating resistor sandwiched therebetween and connected to each heat generating resistor. The structure is such that the drive transistor of the IC chip is connected.

このサーマル印字ヘッドにおいては、基板の同一面上に
発熱抵抗体およびICチップを設けると機器全体が大型化
するため、基板の表面側に発熱抵抗体を設け、裏面側に
ICチップを搭載して小型化を図ることが検討されてい
る。
In this thermal print head, if a heating resistor and an IC chip are provided on the same surface of the board, the overall size of the device will increase, so a heating resistor will be provided on the front side of the board and on the back side.
The miniaturization by mounting an IC chip is being considered.

[発明が解決しようとする課題] しかし、上述したサーマル印字ヘッドでは、基板の裏面
側にICチップを搭載して、このICチップの各駆動トラン
ジストを基板の表面の各選択電極に接続するためには、
各選択電極に基板の表裏面に貫通するスルーホールを形
成しなければならないが、スルーホールは従来ドリル加
工や打ち抜き加工等の機械加工により形成されるため、
微細な孔に形成することが困難である。そのため、選択
電極はスルーホールの孔径よりも微細な幅で形成するこ
とができず、高密度配線が困難で、基板全体が大きくな
り、小型化を図ることができないという問題がある。仮
に、選択電極を微細な幅で形成したとしても、スルーホ
ールを形成する箇所はスルーホールの孔径よりも広い幅
に形成しなければならないため、上述した問題が生じ
る。
[Problems to be Solved by the Invention] However, in the above-mentioned thermal print head, in order to mount the IC chip on the back surface side of the substrate and connect each driving transistor of this IC chip to each selection electrode on the front surface of the substrate. Is
It is necessary to form through holes on the front and back surfaces of the substrate on each selection electrode, but since the through holes are conventionally formed by machining such as drilling or punching,
It is difficult to form fine holes. Therefore, there is a problem that the selection electrode cannot be formed with a width smaller than the hole diameter of the through hole, high-density wiring is difficult, the entire substrate becomes large, and miniaturization cannot be achieved. Even if the select electrode is formed with a fine width, the above-mentioned problem occurs because the portion where the through hole is formed must be formed with a width wider than the hole diameter of the through hole.

この発明の目的は、スルーホールを微細な孔径に形成で
き、選択電極等の電極の微細化を図り、高密度配線およ
び基板の小型化を図ることのできる両面配線基板の製造
方法を提供することである。
An object of the present invention is to provide a method for manufacturing a double-sided wiring board, which can form a through hole with a fine hole diameter, can achieve miniaturization of electrodes such as selection electrodes, and can achieve high-density wiring and miniaturization of the board. Is.

[課題を解決するための手段] この発明は上述した目的を達成するために、基板の両面
に設けられた電極をスルーホールにより電気的に接続す
る両面配線基板の製造方法において、前記基板の少なく
とも一方の面に金以外の金属よりなる下地層と前記下地
層の上部及び前記基板の他方の面に設けられた金層とか
らなる導電層で前記電極を形成し、前記金層をマスクと
して反応性イオンエッチングにより前記電極と対応する
箇所の前記下地層及び前記基板を貫通するスルーホール
を形成することである。
[Means for Solving the Problems] In order to achieve the above-mentioned object, the present invention provides a method for manufacturing a double-sided wiring board in which electrodes provided on both surfaces of the board are electrically connected by through holes. The electrode is formed by a conductive layer composed of an underlayer made of a metal other than gold on one surface and a gold layer provided on the upper surface of the underlayer and the other surface of the substrate, and the reaction is performed using the gold layer as a mask. A through hole is formed by penetrating the underlying layer and the substrate at a location corresponding to the electrode by the reactive ion etching.

[作用] この発明の作用は次の通りである。[Operation] The operation of the present invention is as follows.

反応性イオンエッチングにより電極と対応する箇所に基
板を貫通するスルーホールを形成するので、スルーホー
ルを微細な孔径で形成することができる。そのため、基
板の両面に電極を微細な幅および微細なピッチで形成す
ることができ、高密度配線および基板の小型化を図るこ
とができる。特に、導電層の最上部を金層で形成してい
るので、この金層をマスクとして使用することができ、
製造工程の簡略化を図ることができるとともに、反応性
イオンエッチングの際、微細なスルーホールを精度よく
形成することができる。
Since the through hole penetrating the substrate is formed at a position corresponding to the electrode by the reactive ion etching, the through hole can be formed with a fine hole diameter. Therefore, the electrodes can be formed on both surfaces of the substrate with a fine width and a fine pitch, and the high-density wiring and the substrate can be downsized. In particular, since the uppermost part of the conductive layer is formed of a gold layer, this gold layer can be used as a mask,
The manufacturing process can be simplified, and fine through holes can be accurately formed during reactive ion etching.

[実施例] 以下、第1図および第2図を参照して、この発明をサー
マル印字ヘッドに適用した一実施例について説明する。
[Embodiment] An embodiment in which the present invention is applied to a thermal print head will be described below with reference to FIGS. 1 and 2.

第1図および第2図はサーマル印字ヘッドの要部を示
す。これらの図において、1はフィルム基板である。こ
のフィルム基板1はポリイミド等の合成樹脂よりなる。
その上面には幅方向の全域に亘って選択電極2および共
通電極3が多数離間対向して配列されている。下面には
選択電極2と対応する接続電極4、共通電極と対応する
アース電極5、および入力電極6が配列されている。そ
して、選択電極2と接続電極4はスルーホール7により
それぞれ電気的に接続されており、共通電極3とアース
電極5はスルーホール8により所定箇所が接続されてい
る。これらの電極2〜6は、それぞれCuやAl等の金属層
の表面に直接もしくはNi層等を介してAu層をメッキした
構造となっており、その膜厚は10μm程度と比較的厚く
形成することにより後述する如く、その幅が30〜70μm
程度と小さい場合にも大電流の導通を可能としている。
1 and 2 show the main part of the thermal print head. In these figures, 1 is a film substrate. The film substrate 1 is made of synthetic resin such as polyimide.
A large number of selection electrodes 2 and common electrodes 3 are arranged facing each other over the entire area in the width direction so as to face each other. A connection electrode 4 corresponding to the selection electrode 2, a ground electrode 5 corresponding to the common electrode, and an input electrode 6 are arranged on the lower surface. The selection electrode 2 and the connection electrode 4 are electrically connected to each other through a through hole 7, and the common electrode 3 and the ground electrode 5 are connected to a predetermined portion through a through hole 8. Each of these electrodes 2 to 6 has a structure in which an Au layer is plated directly on the surface of a metal layer such as Cu or Al or via a Ni layer or the like, and the film thickness is formed to be relatively thick, about 10 μm. As a result, as will be described later, the width is 30 to 70 μm.
Even if it is small, it is possible to conduct a large current.

この場合、選択電極2は第2図に示すように、それぞれ
細い帯状に形成され、これらが等間隔、例えば16ドット
/mmであれば、62.5μm程度の間隔で平行に配列されて
いる。これに伴って、下面側の接続電極4は選択電極2
と対応する部分が同じ間隔で配列されているが、後述す
るICチップ15側に延びた部分はそれよりも狭い間隔で配
列されている。したがって、選択電極2と接続電極4を
接続するスルーホール7は後述する反応性イオンエッチ
ング(RIE)により各電極2、4の幅よりも小さい孔径
(例えば10〜20μm程度)で形成されている。また、共
通電極3は櫛型に形成されている。すなわち、選択電極
2側の一端部は選択電極2と同じ形状に形成され、選択
電極2の各端部から所定間隔だけ離れ、かつその配列方
向に交互に位置がずれた所謂千鳥状に配列されており、
他端部6は上述した一端部の配列方向に沿って幅広の帯
状に形成され、各一端部が接続されている。下面側のア
ース電極5は共通電極3の幅広部分と対応して設けられ
ている。したがって、共通電極3とアース電極5を接続
するスルーホール8は、上述したスルーホール7のよう
に小さい孔径で形成する必要はなく、比較的大きな孔径
で形成されている。なお、入力電極6は上述した電極と
同様に形成されている。
In this case, the selection electrodes 2 are each formed in a thin strip shape as shown in FIG. 2, and these are equally spaced, for example, 16 dots.
If it is / mm, it is arranged in parallel at intervals of about 62.5 μm. Along with this, the connection electrodes 4 on the lower surface side are the selection electrodes 2
The portions corresponding to are arranged at the same intervals, but the portions extending to the IC chip 15 side described later are arranged at a narrower interval. Therefore, the through hole 7 connecting the selection electrode 2 and the connection electrode 4 is formed by a reactive ion etching (RIE) described later with a hole diameter (for example, about 10 to 20 μm) smaller than the width of each electrode 2, 4. Moreover, the common electrode 3 is formed in a comb shape. That is, one end on the side of the selection electrode 2 is formed in the same shape as the selection electrode 2, and is arranged in a so-called zigzag pattern in which the one end is separated from each end of the selection electrode 2 by a predetermined distance and the positions are alternately displaced in the arrangement direction. And
The other end 6 is formed in a wide band shape along the arrangement direction of the above-mentioned one end, and each one end is connected. The ground electrode 5 on the lower surface side is provided corresponding to the wide portion of the common electrode 3. Therefore, the through hole 8 connecting the common electrode 3 and the ground electrode 5 does not need to be formed with a small hole diameter like the through hole 7 described above, but is formed with a relatively large hole diameter. The input electrode 6 is formed similarly to the above-mentioned electrode.

一方、フィルム基板1上には、第1図に示すようにファ
イバ9が選択電極2と共通電極3の対向間に接着剤10に
より接着されている。ファイバ9はガラス、石英、樹脂
等からなる線状のものであり、透明であっても、透明で
なくてもよい。このファイバ9は太さが50μm程度であ
り、各電極2、3の上面よりも上方に突出して設けられ
ている。接着剤10は熱ストレスに対して信頼性の良いポ
リイミド系のものが望ましいが、これに限られない。そ
して、ファイバ9上には薄膜発熱抵抗層11が電極2、3
の配列方向に沿って帯状に設けられている。すなわち、
薄膜発熱抵抗層11は、電極2、3の対向間よりも広い幅
の帯状に形成され、ファイバ9を乗り越え、その両側端
が選択電極2と共通電極3の各対向端部上に延びて接続
されている。この薄膜発熱抵抗層11は、窒化タンタル、
酸化ルテニウム、イオンをドープしたポリシリコン等よ
りなり、膜厚が1000Å程度と薄く形成されている。な
お、これらの上面には保護層12が設けられている。この
保護層はSiO2等の耐湿用保護膜13とTa2O5等の耐摩耗用
保護膜14の2層構造となっているが、単層構造であって
もよい。
On the other hand, on the film substrate 1, as shown in FIG. 1, a fiber 9 is adhered between the selection electrode 2 and the common electrode 3 with an adhesive 10. The fiber 9 is a linear fiber made of glass, quartz, resin, or the like, and may or may not be transparent. The fiber 9 has a thickness of about 50 μm and is provided so as to project above the upper surfaces of the electrodes 2 and 3. The adhesive 10 is preferably a polyimide-based adhesive that has high reliability against heat stress, but is not limited to this. The thin-film heat generation resistance layer 11 is provided on the fiber 9 with the electrodes 2, 3
Are provided in a strip shape along the arrangement direction. That is,
The thin-film heat generation resistance layer 11 is formed in a band shape having a width wider than that between the electrodes 2 and 3 facing each other, passes over the fiber 9, and both side ends thereof extend to and are connected to respective facing end portions of the selection electrode 2 and the common electrode 3. Has been done. The thin-film heat generation resistance layer 11 is made of tantalum nitride,
It is made of ruthenium oxide, ion-doped polysilicon, etc. and has a thin film thickness of about 1000Å. A protective layer 12 is provided on the upper surface of these. This protective layer has a two-layer structure of a moisture-resistant protective film 13 such as SiO 2 and a wear-resistant protective film 14 such as Ta 2 O 5 , but it may have a single-layer structure.

また、フィルム基板1の下面には、ICチップ15が接続電
極4と入力電極6とに接続されている。このICチップ15
は、接続電極4を介して各選択電極2に選択的に印字電
流を供給する駆動トランジスタ、およびこの駆動トラン
ジスタを制御する制御素子等を内蔵したものであり、そ
の上面にはバンプ16が突出して配列形成されている。そ
して、ICチップ15は各バンプ16が接続電極4および入力
電極6にフリップチップ方式等のフェイスダウン方式に
より接合され、その接合箇所が封止樹脂17により樹脂封
止されている。さらに、フィルム基板1の下面には接着
剤18により絶縁フィルム19が接着され、この絶縁フィル
ム19の下面には放熱用の金属板20が接着剤21により接着
されている。この場合、絶縁フィルム19にはICチップ15
が挿通する開口部22が形成されており、金属板20にはIC
チップ15を収納する収納凹部23が形成されている。
The IC chip 15 is connected to the connection electrode 4 and the input electrode 6 on the lower surface of the film substrate 1. This IC chip 15
Includes a drive transistor that selectively supplies a print current to each selection electrode 2 through the connection electrode 4, a control element that controls the drive transistor, and the like. The array is formed. Each bump 16 of the IC chip 15 is joined to the connection electrode 4 and the input electrode 6 by a face-down method such as a flip-chip method, and the joining portion is resin-sealed with a sealing resin 17. Further, an insulating film 19 is adhered to the lower surface of the film substrate 1 with an adhesive 18, and a metal plate 20 for heat dissipation is adhered to the lower surface of the insulating film 19 with an adhesive 21. In this case, the IC chip 15
Has an opening 22 through which the IC
A storage recess 23 for storing the chip 15 is formed.

次に、上述したサーマル印字ヘッドのフィルム基板1に
各電極2〜6を形成する場合について説明する。
Next, the case where the electrodes 2 to 6 are formed on the film substrate 1 of the above-mentioned thermal print head will be described.

この場合には、まず、フィルム基板1の上下両面にCrを
真空蒸着法またはスパッタ法等で被着し、その上にCu層
を電解メッキにより積層し、さらにその上に直接もしく
はNiメッキ層を介してAu層電解メッキにより積層する。
この場合、Cu層およびNi層はそれぞれ5μm程度であ
り、Au層は0.5μm程度と薄く形成される。これによ
り、最上部にAu層が被着された金属層が10μm前後の膜
厚で形成される。そして、この金属層上にフォトリソグ
ラフィ技術によりレジストをパターン形成し、このレジ
ストをマスクとして金属層のAu層のみをエッチングし、
スルーホール7、8と対応する箇所のAu層を除去する。
この場合には、スルーホール7と対応する箇所は小径に
形成され、スルーホール8の箇所はそれよりも大きい径
で形成される。これにより、Au層がパターン形成され
る。しかる後、Au層をマスクとして反応性イオンエッチ
ングを行なう。このときには、反応ガスとしてO2ガスを
用いて行なう。そのため、Au層は反応ガスと反応せず、
Au層が除去された箇所のみがエッチングされる。これに
より、Au層の小径の箇所には金属層を通してフィルム基
板1を貫通するスルーホール7が形成されるとともに、
大きい径の箇所には金属層を通してフィルム基板1を貫
通するスルーホール8が形成される。この場合、反応性
イオンエッチングでは微細加工ができるので、小径のス
ルーホール7を10〜20μm程度の孔径で形成することが
可能である。そのため、選択電極2および接続電極4の
幅が30〜70μm程度と狭くても、その幅内にスルーホー
ル7を確実に形成することができる。この後、金属層の
上面にフォトリソグラフィ技術により再びレジストをパ
ターン形成し、このレジストをマスクとして金属層(Au
層を含む)をエッチングし、金属層の不要な部分を除去
する。これにより、フィルム基板1の上下面に選択電極
2、共通電極3、接続電極4、アース電極5、および入
力電極6がパターン形成される。しかる後、スルーホー
ル7、8を除く箇所にレジストを塗布した上、無電解メ
ッキまたはスパッタ法等で各スルーホール7、8の内面
に導電層を被着する。これにより、選択電極2と接続電
極4がスルーホール7によりそれぞれ接続され、共通電
極3とアース電極5がスルーホール8により接続され
る。
In this case, first, Cr is deposited on both upper and lower surfaces of the film substrate 1 by a vacuum deposition method or a sputtering method, a Cu layer is laminated thereon by electrolytic plating, and a direct or Ni plating layer is further formed thereon. The Au layer is laminated by electrolytic plating.
In this case, the Cu layer and the Ni layer each have a thickness of about 5 μm, and the Au layer has a thin thickness of about 0.5 μm. As a result, a metal layer having an Au layer deposited on the top is formed with a film thickness of about 10 μm. Then, a resist is patterned on this metal layer by photolithography, and only the Au layer of the metal layer is etched using this resist as a mask,
The Au layer corresponding to the through holes 7 and 8 is removed.
In this case, the portion corresponding to the through hole 7 is formed to have a small diameter, and the portion of the through hole 8 is formed to have a larger diameter. As a result, the Au layer is patterned. Then, reactive ion etching is performed using the Au layer as a mask. At this time, O 2 gas is used as a reaction gas. Therefore, the Au layer does not react with the reaction gas,
Only the place where the Au layer is removed is etched. As a result, a through hole 7 penetrating the film substrate 1 through the metal layer is formed at a small diameter portion of the Au layer, and
A through hole 8 penetrating the film substrate 1 through a metal layer is formed at a portion having a large diameter. In this case, since the reactive ion etching can perform fine processing, it is possible to form the small-sized through hole 7 with a hole diameter of about 10 to 20 μm. Therefore, even if the width of the selection electrode 2 and the connection electrode 4 is as narrow as about 30 to 70 μm, the through hole 7 can be reliably formed within the width. After that, a resist is patterned again on the upper surface of the metal layer by photolithography, and the resist is used as a mask for the metal layer (Au
(Including layers) to remove unwanted portions of the metal layer. As a result, the selection electrode 2, the common electrode 3, the connection electrode 4, the ground electrode 5, and the input electrode 6 are patterned on the upper and lower surfaces of the film substrate 1. After that, a resist is applied to the portions other than the through holes 7 and 8, and then a conductive layer is deposited on the inner surfaces of the through holes 7 and 8 by electroless plating or sputtering. As a result, the selection electrode 2 and the connection electrode 4 are connected by the through hole 7, and the common electrode 3 and the ground electrode 5 are connected by the through hole 8.

このように、上述したサーマル印字ヘッドによれば、選
択電極2と接続電極4を接続するスルーホール7を微細
な孔径で形成することができるので、各電極2、4の幅
および間隔を微細に形成することができ、高密度配線お
よび高密度実装が可能となり、ひいてはフィルム基板1
全体の小型化が可能となる。したがって、このサーマル
印字ヘッドでは、フィルム基板1の上面側に薄膜発熱抵
抗層11を設け、下面側にICチップ15を搭載することがで
きるので、小型化しても、発熱部分をプラテン等に押し
当てて記録紙に感熱印字を行なう際に、ICチップ15がプ
ラテンの邪魔にならず、良好に感熱印字を行なうことが
できる。
As described above, according to the above-described thermal print head, the through hole 7 that connects the selection electrode 2 and the connection electrode 4 can be formed with a fine hole diameter, so that the width and interval of each electrode 2, 4 can be made fine. Can be formed, and high-density wiring and high-density mounting are possible, and by extension the film substrate 1
The entire size can be reduced. Therefore, in this thermal print head, the thin film heat generation resistance layer 11 can be provided on the upper surface side of the film substrate 1 and the IC chip 15 can be mounted on the lower surface side, so that even if the size is reduced, the heat generating portion is pressed against the platen or the like. When the thermal printing is performed on the recording paper by the IC chip 15, the IC chip 15 does not interfere with the platen, and the thermal printing can be favorably performed.

なお、この発明は上述した実施例に限定されるものでは
ない。例えば、基板はフィルム基板1である必要はな
く、ガラス基板、石英基板、セラミック基板等であって
もよい。また、選択電極2、および共通電極3は必ずし
も千鳥状に配列される必要はなく、各電極2、3の端部
を互いに向かい合うように離間対向させて配列してもよ
い。さらに、この発明はサーマル印字ヘッド用の基板に
限らず、一般の両面基板の製造方法に幅広く適用するこ
とができるものである。
The present invention is not limited to the above embodiment. For example, the substrate need not be the film substrate 1, but may be a glass substrate, a quartz substrate, a ceramic substrate, or the like. The selection electrodes 2 and the common electrodes 3 do not necessarily have to be arranged in a zigzag pattern, and the ends of the electrodes 2 and 3 may be arranged so as to face each other with a space therebetween. Furthermore, the present invention is not limited to substrates for thermal print heads, but can be widely applied to general methods for manufacturing double-sided substrates.

[発明の効果] 以上詳細に説明したように、この発明によれば、反応性
イオンエッチングにより電極と対応する箇所に基板を貫
通するスルーホールを形成するので、スルーホールを微
細な孔径で形成することができる。そのため、基板の両
面に電極を微細な幅および微細なピッチで形成すること
ができ、高密度配線および基板全体の小型化を図ること
ができる。特に、導電層の最上部を金層で形成したの
で、この金層をマスクとして使用することができ、製造
工程の簡略化を図ることができるとともに、反応性イオ
ンエッチングの際、微細なスルーホールを精度よく形成
することができる。
[Effects of the Invention] As described in detail above, according to the present invention, a through hole penetrating the substrate is formed at a position corresponding to the electrode by reactive ion etching, so that the through hole is formed with a fine hole diameter. be able to. Therefore, electrodes can be formed on both surfaces of the substrate with a fine width and a fine pitch, and high-density wiring and miniaturization of the entire substrate can be achieved. In particular, since the uppermost part of the conductive layer is formed of a gold layer, the gold layer can be used as a mask, the manufacturing process can be simplified, and fine through holes can be formed during reactive ion etching. Can be accurately formed.

【図面の簡単な説明】[Brief description of drawings]

第1図および第2図はこの発明の一実施例を示し、第1
図はサーマル印字ヘッドの要部拡大断面図、第2図は保
護層を設ける前の状態の要部平面図である。 1……フィルム基板、2……選択電極、4……接続電
極、7……スルーホール。
1 and 2 show an embodiment of the present invention.
FIG. 1 is an enlarged cross-sectional view of the main part of the thermal print head, and FIG. 2 is a plan view of the main part before a protective layer is provided. 1 ... film substrate, 2 ... selection electrode, 4 ... connection electrode, 7 ... through hole.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−70594(JP,A) 特開 昭60−138992(JP,A) 特開 昭63−302591(JP,A) ─────────────────────────────────────────────────── ─── Continuation of front page (56) Reference JP-A-58-70594 (JP, A) JP-A-60-138992 (JP, A) JP-A-63-302591 (JP, A)

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】基板の両面に設けられた電極をスルーホー
ルにより電気的に接続する両面配線基板の製造方法にお
いて、 前記基板の少なくとも一方の面に金以外の金属よりなる
下地層と前記下地層の上部及び前記基板の他方の面に設
けられた金層とからなる導電層で前記電極を形成し、前
記金層をマスクとして反応性イオンエッチングにより前
記電極と対応する箇所の前記下地層及び前記基板を貫通
するスルーホールを形成することを特徴とする両面配線
基板の製造方法。
1. A method for manufacturing a double-sided wiring board in which electrodes provided on both sides of a substrate are electrically connected by through holes, wherein an underlayer made of a metal other than gold is provided on at least one side of the substrate, and the underlayer. Forming an electrode with a conductive layer consisting of a gold layer provided on the upper surface of the substrate and the other surface of the substrate, and using the gold layer as a mask, the underlying layer and the portion of the base layer corresponding to the electrode by reactive ion etching. A method for manufacturing a double-sided wiring board, which comprises forming a through hole penetrating the board.
JP2139654A 1990-05-31 1990-05-31 Method for manufacturing double-sided wiring board Expired - Fee Related JPH0779188B2 (en)

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