JPH0779452B2 - Liquid crystal display - Google Patents
Liquid crystal displayInfo
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- JPH0779452B2 JPH0779452B2 JP58031956A JP3195683A JPH0779452B2 JP H0779452 B2 JPH0779452 B2 JP H0779452B2 JP 58031956 A JP58031956 A JP 58031956A JP 3195683 A JP3195683 A JP 3195683A JP H0779452 B2 JPH0779452 B2 JP H0779452B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/12—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by switched stationary formation of lamps, photocells or light relays
- H04N3/127—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by switched stationary formation of lamps, photocells or light relays using liquid crystals
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、例えばテレビカメラのビューファインダーに
用いられる液晶表示装置に関する。Description: TECHNICAL FIELD The present invention relates to a liquid crystal display device used in, for example, a viewfinder of a television camera.
背景技術とその問題点 液晶を用いてテレビ画像を表示することが提案されてい
る。Background Art and Its Problems It has been proposed to display a television image using a liquid crystal.
第1図において、(1)はテレビの映像信号が供給され
る入力端子で、この入力端子(1)からの信号がそれぞ
れ例えばNチャンネルFETからなるスイッチング素子M1,
M2・・・Mmを通じて垂直(Y軸)方向のラインL1,L2・
・・Lmに供給される。なおmは水平(X軸)方向の画素
数に相当する数である。さらにm段のシフトレジスタ
(2)が設けられ、このシフトレジスタ(2)に水平周
波数のm倍のクロック信号Φ1H,Φ2Hが供給され、この
シフトレジスタ(2)の各出力端子からのクロック信号
Φ1H,Φ2Hによって順次走査される駆動パルス信号Φ1H,
Φ2H・・・ΦHmがスイッチング素子M1〜Mmの各制御端子
に供給される。なおシフトレジスタ(2)には低電位
(VSS)と高電位(VDD)が供給され、この2つの電位の
駆動パルスが形成される。In FIG. 1, (1) is an input terminal to which a video signal of a television is supplied, and a signal from this input terminal (1) is a switching element M 1 , which is, for example, an N-channel FET,
M 2 ... Lines L 1 and L 2 in the vertical (Y-axis) direction through Mm
..Supplied to Lm Note that m is a number corresponding to the number of pixels in the horizontal (X axis) direction. Further, an m-stage shift register (2) is provided, and clock signals Φ 1H and Φ 2H of m times the horizontal frequency are supplied to the shift register (2), and clocks from respective output terminals of the shift register (2). Drive pulse signals Φ 1H , which are sequentially scanned by the signals Φ 1H , Φ 2H
Φ 2H ... Φ Hm is supplied to each control terminal of the switching elements M 1 to Mm. The shift register (2) is supplied with a low potential (V SS ) and a high potential (V DD ) and drive pulses of these two potentials are formed.
また各ラインL1〜Lmにそれぞれ例えばNチャンネルFET
からなりマトリクス状に配されたスイッチング素子M11,
M21・・・Mn1,M12,M22・・・Mn2,・・・M1m,M2m・・・M
nmの各列線を構成する素子の一端が接続される。なおn
は水平走査線数に相当する数である。このスイッチング
素子M11〜Mnmの他端がそれぞれ液晶セルC11,C21・・・C
nmを通じてターゲット端子(3)に接続される。Further, for example, N-channel FETs are provided on the respective lines L 1 to Lm.
Of switching elements M 11 arranged in a matrix,
M 21・ ・ ・ M n1,, M 12 , M 22・ ・ ・ M n2 , ・ ・ ・ M 1m , M 2m・ ・ ・ M
One end of the element forming each column line of nm is connected. Note that n
Is a number corresponding to the number of horizontal scanning lines. The other ends of the switching elements M 11 to M nm are respectively connected to liquid crystal cells C 11 , C 21 ... C.
Connected to the target terminal (3) through nm .
さらにn段のシフトレジスタ(4)が設けられ、このシ
フトレジスタ(4)に水平周波数のクロック信号Φ1V,
Φ2Vが供給され、このシフトレジスタ(4)の各出力端
子からのクロック信号Φ1V,Φ2Vによって順次走査され
る駆動パルス信号φV1,φV2・・・φVnが、スイッチン
グ素子M11〜MnmのX軸方向の各行線(M11〜M1m),(M
21〜M2m)・・・(Mn1〜Mnm)ごとの制御端子にそれぞ
れ供給される。なお、シフトレジスタ(4)にもシフト
レジスタ(2)と同様にVSSとVDDが供給される。Further, an n-stage shift register (4) is provided, and a horizontal frequency clock signal Φ 1V ,
[Phi 2V is supplied, the clock signal [Phi 1V from the output terminal of the shift register (4), the driving pulse signal phi V1 sequentially scanned by Φ 2V, φ V2 ··· φ Vn is the switching element M 11 ~ Each line of M nm in the X-axis direction (M 11 to M 1m ), (M
21 to M 2m ) ... (M n1 to M nm ) are supplied to the respective control terminals. Note that V SS and V DD are supplied to the shift register (4) as well as the shift register (2).
すなわちこの回路において、シフトレジスタ(2),
(4)には第2図A,Bに示すようなクロック信号Φ1H,Φ
2H、Φ1V,Φ2Vが供給される。そしてシフトレジスタ
(2)からは第2図Cに示すように各画素期間ごとにφ
H1〜φHmが出力され、シフトレジスタ(4)からは第2
図Dに示すように1水平期間ごとにφV1〜φVnが出力さ
れる。さら入力端子(1)には第2図Eに示すような信
号が供給される。That is, in this circuit, the shift register (2),
In (4), clock signals Φ 1H , Φ as shown in FIGS.
2H , Φ 1V and Φ 2V are supplied. Then, from the shift register (2), as shown in FIG.
H1 to φ Hm are output, and the second from the shift register (4)
As shown in FIG. D, φ V1 to φ Vn are output every horizontal period. Furthermore, a signal as shown in FIG. 2E is supplied to the input terminal (1).
そしてφV1,φH1が出力されているときは、スイッチン
グ素子M1とM11〜M1mがオンされ、入力端子(1)→M1→
L1→M11→C11→ターゲット端子(3)の電流路が形成さ
れて液晶セルC11に入力端子(1)に供給された信号と
ターゲット端子(3)との電位差が供給される。このた
めこのセルC11の容量分に、1番目の画素の信号による
電位差に相当する電荷がサンプルホールドされる。この
電荷量に対応して液晶の光透過率が変化される。これと
同様のことがセルC12〜Cnmについて順次行われ、さらに
次のフィールドの信号が供給された時点で各セルC11〜C
nmの電荷量が書き換えられる。When φ V1 and φ H1 are output, the switching elements M 1 and M 11 to M 1m are turned on, and the input terminal (1) → M 1 →
A current path of L 1 → M 11 → C 11 → target terminal (3) is formed, and the potential difference between the signal supplied to the input terminal (1) and the target terminal (3) is supplied to the liquid crystal cell C 11 . Therefore, the charge corresponding to the potential difference due to the signal of the first pixel is sampled and held in the capacity of the cell C 11 . The light transmittance of the liquid crystal is changed according to this charge amount. The same operation is sequentially performed on the cells C 12 to C nm , and at the time when the signal of the next field is supplied, each cell C 11 to C nm is further supplied.
The charge amount of nm is rewritten.
このようにして、映像信号の各画素に対応して液晶セル
C11〜Cnmの光透過率が変化され、これが順次繰り返され
てテレビ画像の表示が行われる。In this way, the liquid crystal cell corresponding to each pixel of the video signal
The light transmittance of C 11 to C nm is changed, and this is repeated sequentially to display a television image.
ところで液晶で表示を行う場合には、一般にその信頼
性、寿命を良くするため交流駆動が用いられる。例えば
テレビ画像の表示においては、1垂直期間ごとに映像信
号を反転させ、所要の直流電位を加算した信号を入力端
子(1)に供給する。すなわち入力端子(1)には第2
図Eに示すように1垂直期間ごとに反転され直流電位の
加算された信号が供給される。By the way, when displaying with a liquid crystal, an AC drive is generally used in order to improve its reliability and life. For example, in displaying a television image, the video signal is inverted every vertical period and a signal obtained by adding a required DC potential is supplied to the input terminal (1). That is, the input terminal (1) has a second
As shown in FIG. E, a signal that has been inverted and added with a DC potential every vertical period is supplied.
ここで第2図Eのような映像信号は一般に第3図のよう
な回路で形成される。図において、トランジスタQ1,Q2
及びQ3,Q4からなる2組の作動アンプが設けられ、この
トランジスタQ1,Q4のベース及びQ2,Q3のベースにそれぞ
れ逆相の映像信号SVが供給される。またトランジスタ
Q1,Q2及びQ3,Q4のコレクタ電流路にそれぞれトランジス
タQ5,Q6が設けられ、このトランジスタQ5,Q6のベースに
それぞれ逆相のフィールドパルスPfが供給される。そし
てトランジスタQ1,Q3及びQ2,Q4のエミッタが互いに接続
され、Q2,Q4エミッタの接続点から負荷抵抗を介して出
力が取り出される。The video signal shown in FIG. 2E is generally formed by the circuit shown in FIG. In the figure, transistors Q 1 and Q 2
And Q 3 and Q 4 are provided in two sets, and the video signals S V of opposite phase are supplied to the bases of the transistors Q 1 and Q 4 and the bases of Q 2 and Q 3 , respectively. Also transistor
Transistors Q 5 and Q 6 are provided in the collector current paths of Q 1 and Q 2 and Q 3 and Q 4 , respectively, and the field pulses Pf of opposite phase are supplied to the bases of the transistors Q 5 and Q 6 , respectively. The emitters of the transistors Q 1 , Q 3 and Q 2 , Q 4 are connected to each other, and the output is taken out from the connection point of the Q 2 , Q 4 emitters via the load resistor.
ところがこの回路において、出力信号の波形は第2図E
のようであり、トランジスタQ4のエミッタコレクタ間電
圧がフィールドごとに異なる。そのためトランジスタQ4
を流れるコレクタ電流がアーリー効果によって変調を受
け、入力と対称な出力波形を得ることができない。これ
は各液晶セルC11〜Cnmにおいては、印加される実効電圧
がフィールドごとに異なることに相当し、画像にフリッ
カを生じてしまう。However, in this circuit, the waveform of the output signal is shown in FIG.
, And the emitter-collector voltage of transistor Q 4 varies from field to field. Therefore transistor Q 4
The collector current flowing through is modulated by the Early effect, and an output waveform symmetrical to the input cannot be obtained. This corresponds to the fact that the effective voltage applied in each of the liquid crystal cells C 11 to C nm varies from field to field, causing flicker in the image.
またこの回路は、ダブルバランス型で構成されるため、
回路が比較的に複雑であった。Also, because this circuit is composed of double balance type,
The circuit was relatively complicated.
さらに、このような液晶表示装置として、従来次のよう
なものが提案されている。Further, as such a liquid crystal display device, the following devices have been conventionally proposed.
第4図において、シフトレジスタ(4)の出力がそれぞ
れスイッチング素子MV1,MV2・・・MVnを通じてスイッチ
ング素子素子M11〜MnmのX軸方向の各列ごとの制御端子
に接続されると共に、この接続点がそれぞれスイッチン
グ素子MV′1,MV′2・・・M17を通じて電源端子VSSに接
続される。そしてスイッチング素子MV1〜MVn及びMV′1
〜M17の制御端子に、それぞれフィールドごとに反転す
るパルスPfが互いに逆相で供給される。他は第1図と同
様にされる。In FIG. 4, the output of the shift register (4) is connected to the control terminals of the switching element elements M 11 to M nm for each column in the X-axis direction through the switching elements M V1 , M V2 ... M Vn , respectively. At the same time, this connection point is connected to the power supply terminal V SS through the switching elements M V ′ 1 , M V ′ 2 ... M 17 , respectively. And the switching elements M V1 to M Vn and M V ′ 1
Pulses Pf that are inverted for each field are supplied to the control terminals of M 17 through M 17 in opposite phases. Others are the same as in FIG.
この装置において、入力端子(1)には1フレーム(2
フィールド)ごとに反転する映像信号SVが供給される。
また各部の信号は第5図のようになる。そしてスイッチ
ング素子MV1〜MVnに供給されるフィールドパルスPfが高
電位の状態で、φHj、φViが出力されると液晶セルCji
に映像信号がサンプルホールドされる。この信号は2フ
ィールド期間ホールドされ、次のフィールドパルスPfが
高電位の状態で新たなフレームの映像信号が入力され
る。In this device, one frame (2
A video signal S V that is inverted every field is supplied.
The signals of the respective parts are as shown in FIG. When the field pulse Pf supplied to the switching elements M V1 to M Vn is at a high potential and φ Hj and φ Vi are output, the liquid crystal cell Cji
The video signal is sampled and held. This signal is held for two field periods, and the video signal of a new frame is input while the next field pulse Pf is at a high potential.
この装置で、1画素を構成する回路の等価回路は第6図
のようになっている。図中、RLC、CLCは液晶の等価抵抗
及び容量、またCDCはスイッチング素子Mと液晶との界
面に存在する直流遮断容量である。この回路において、
液晶の対向端に印加される電圧VLCの波形は第7図のよ
うになる。ここでAのような映像信号SVに対して、例え
ば1フレーム中の各Tjiの時点で容量CLCにサンプルホー
ルドが行われると、この信号のレベルは抵抗RLCを介し
てのリークによってBのように低下し、そのため実効信
号レベルも低下してしまう。In this device, the equivalent circuit of the circuit which constitutes one pixel is as shown in FIG. In the figure, R LC and C LC are the equivalent resistance and capacitance of the liquid crystal, and C DC is the DC blocking capacitance existing at the interface between the switching element M and the liquid crystal. In this circuit,
The waveform of the voltage V LC applied to the opposite end of the liquid crystal is as shown in FIG. Here, when the sample signal is sampled and held in the capacitor C LC at the time of each Tji in one frame with respect to the video signal S V such as A, the level of this signal is B due to leakage through the resistor R LC. As a result, the effective signal level also decreases.
従って、このレベル低下を考慮して入力される映像信号
SVのレベルを大きくしなければならず、そのためには前
述の入力回路の負担が大きくなり、またスイッチング素
子の耐圧も大きくする必要がある。さらにこのレベル低
下によってフリッカが発生してしまっていた。Therefore, the video signal input considering this level drop
It is necessary to increase the level of S V , which increases the load on the input circuit described above and also increases the breakdown voltage of the switching element. Furthermore, flicker has occurred due to this level reduction.
発明の目的 本発明はこのような点にかんがみ、簡単な構成でフリッ
カのない良好な画質の信号表示が行えるようにするもの
である。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and it is an object of the present invention to make it possible to perform signal display with good image quality without flicker with a simple configuration.
発明の概要 本発明は、映像信号をマトリクス状に配された液晶セル
に順次供給して画像表示を行うようにした液晶表示装置
において、2組の上記マトリクスをその行線または列線
が交互となるように組み合わせて配置し、上記供給され
る映像信号を、一のタイミングでその1フィールド毎に
所定の直流電圧と切換えた第1の信号と、逆のタイミン
グで上記1フィールド毎に上記所定の直流電位と切換え
た第2の信号とを形成し、これら2つの信号をそれぞれ
上記2組のマトリクスに供給すると共に、上記2組のマ
トリクスを同一の駆動信号で駆動するようにした液晶表
示装置であって、これによれば簡単な構成でフリッカの
ない良好な画像の表示を行うことができる。SUMMARY OF THE INVENTION According to the present invention, in a liquid crystal display device in which a video signal is sequentially supplied to liquid crystal cells arranged in a matrix to display an image, two sets of the above matrix are alternately arranged in row lines or column lines. Are arranged in combination so that the supplied video signal is switched to a predetermined DC voltage for each field at one timing and the first signal is switched for each field at the opposite timing. A liquid crystal display device in which a direct current potential and a switched second signal are formed, and these two signals are respectively supplied to the two sets of matrices and the two sets of matrices are driven by the same drive signal. Therefore, according to this, it is possible to display an excellent image without flicker with a simple configuration.
実施例 第8図において、スイッチング素子M1〜Mm,M11〜Mnm及
び液晶セルC11〜Cnmと同等のマトリクス回路(符号にダ
ッシュを付して示す)が設けられ、図示のように各行線
ごとに垂直方向に交互に組み合わせて配置される。この
スイッチング素子M1′〜Mm′,M11′〜Mnm′の制御端子
が互に同じサフイックスのもの同士共通に接続されてシ
フトレジスタ(2),(4)に接続される。さらにスイ
ッチング素子M1〜Mm,M1′〜Mm′の信号入力端がそれぞ
れ共通に接続される。Example In FIG. 8, a matrix circuit (shown by adding a dash to the reference numeral) equivalent to the switching elements M 1 to Mm, M 11 to M nm and the liquid crystal cells C 11 to C nm is provided, and as shown in the figure. The row lines are arranged alternately in the vertical direction. The control terminals of the switching elements M 1 ′ to M m ′ and M 11 ′ to M nm ′ are connected to the shift registers (2) and (4) in common with each other. Further switching element M 1 ~Mm, signal input terminal of M 1 '~M m' are connected in common, respectively.
また入力端子(1)がスイッチ(5)の一方及びスイッ
チ(6)の他方の固定接点に接続される。このスイッチ
(5)の他方及びスイッチ(6)の一方の固定接点に所
定電圧VDCの直流電圧源(7)が接続される。このスイ
ッチ(5),(6)がフィールドパルスPfにて一方及び
他方の固定接点に同時に切換えられる。そしてこのスイ
ッチ(5),(6)からの信号がそれぞれスイッチング
素子M1〜Mm及びM1′〜Mm′の信号入力端に供給される。Further, the input terminal (1) is connected to one fixed contact of the switch (5) and the other fixed contact of the switch (6). A direct-current voltage source (7) having a predetermined voltage V DC is connected to the other fixed contact of the switch (5) and one of the switches (6). The switches (5) and (6) are simultaneously switched to one and the other fixed contacts by the field pulse Pf. And this switch (5), is supplied to the signal input terminals of the respective signals from (6) the switching element M 1 ~Mm and M 1 '~M m'.
この装置において、入力端子(1)に第9図Aに示すよ
うには映像信号SVがそのまま供給される。そしてスイッ
チ(5),(6)が切換えられることにより、スイッチ
ング素子M1〜Mm及びM1′〜Mm′にはそれぞれ第9図B,C
に示すように映像信号と直流電位が1フィールドごとに
交互にそれぞれ逆のタンミングで現れる信号が供給され
る。この信号が例えば時点Tjiでサンプルホールドされ
ることにより、第6図の等価回路におけるスイッチング
素子Mの出力側には第9図Dに示すような信号電圧VSと
直流電圧VDCの交番する電圧VLC′が現れる。そしてこの
電圧VLC′が容量CDCで直流遮断されることにより、液晶
の対向端には第9図Eに示すように端子(3)のターゲ
ット電位VTを中心として変化する電圧VLCが印加され
る。In this device, the video signal S V is directly supplied to the input terminal (1) as shown in FIG. 9A. Then, by switching the switches (5) and (6), the switching elements M 1 to Mm and M 1 ′ to M m ′ are respectively shown in FIGS. 9B and 9C.
As shown in, a signal is supplied in which the video signal and the DC potential alternately appear in each field by opposite tamming. This signal is sampled and held at time Tji, for example, so that the output side of the switching element M in the equivalent circuit of FIG. 6 has an alternating voltage of the signal voltage V S and the DC voltage V DC as shown in FIG. 9D. V LC ′ appears. This voltage V LC ′ is cut off by the capacitance C DC , so that a voltage V LC that changes around the target potential V T of the terminal (3) is centered on the opposite end of the liquid crystal as shown in FIG. 9E. Is applied.
したがって液晶の対向端に印加される実効電圧V
LCrmsは、 となり、入力映像信号を1フィールドごとに信号→直流
→信号→直流として印加してもその情報は画像情報に変
換される。Therefore, the effective voltage V applied to the opposite end of the liquid crystal
LCrms is Therefore, even if the input video signal is applied field by field as signal → DC → signal → DC, the information is converted into image information.
このようにして画像が表示される。そしてこの場合に、
入力される映像信号が一極性のみなので、入力回路の構
成が簡単になる。なお振幅は2倍必要となるがレベルは
同じであり、回路の負担やスイッチング素子の耐圧も大
きくする必要はない。また信号が一極性のみなので、ア
ーリー効果等による変調も発生せず、これによってフリ
ッカが生じることもない。さらに液晶の対向端に印加さ
れる電圧はターゲット電位を中心に変化し、各フィール
ドごとにサンプリングされるので、リークによるフリッ
カの発生も減少される。The image is displayed in this manner. And in this case,
Since the input video signal has only one polarity, the configuration of the input circuit is simplified. Although the amplitude is required to be doubled, the level is the same, and it is not necessary to increase the load on the circuit and the breakdown voltage of the switching element. Further, since the signal has only one polarity, modulation due to the Early effect or the like does not occur, so that flicker does not occur. Further, the voltage applied to the opposite end of the liquid crystal changes around the target potential and is sampled for each field, so that the occurrence of flicker due to leakage is also reduced.
さらに第10図は他の例であって、この例では、スイッチ
ング素子M1′〜Mm′,M11′〜Mnm′及び液晶セルC11′〜
Cnm′が各列線ごとに水平方向に組み合わせて配置され
る。また入力端子(1)において、1画素分の遅延回路
(8)が設けられ、フィールドパルスPfにて制御される
スイッチ(9)にて左側に設けられた液晶セルC11′〜C
nm′に映像信号が供給される期間のみ信号が遅延される
ようにする。なお(10)は映像信号アンプであって、通
常の増幅が行われる。他は第8図と同様にされる。Furthermore, FIG. 10 shows another example. In this example, switching elements M 1 ′ to M m ′, M 11 ′ to M nm ′ and liquid crystal cell C 11 ′ to
C nm ′ are arranged horizontally in combination for each column line. Further, the input terminal (1) is provided with a delay circuit (8) for one pixel, and liquid crystal cells C 11 ′ to C 11 are provided on the left side by a switch (9) controlled by a field pulse Pf.
The signal is delayed only during the period when the video signal is supplied to nm '. In addition, (10) is a video signal amplifier, and normal amplification is performed. Others are the same as in FIG.
この回路においても、液晶セルC11〜Cnm及びC11′〜
Cnm′には映像信号と直流電位が1フィールドごとに交
互にそれぞれ逆のタイミングで印加される。また左側の
液晶セルC11′〜Cnm′に印加される映像信号が1画素分
遅延されて表示画像の水平方向の位置が合わせられる。Also in this circuit, the liquid crystal cells C 11 to C nm and C 11 ′ to
A video signal and a DC potential are alternately applied to C nm 'for each field at opposite timings. Further, the video signal applied to the liquid crystal cells C 11 ′ to C nm ′ on the left side is delayed by one pixel to align the horizontal position of the display image.
なお入力端子(1)〜アンプ(10)の具体的な構成は第
11図に示すようにされる。図中(11)はクランプ回路で
ある。この回路においてアンプ(10)は交流駆動を行わ
ないので、簡単な構成となる。Note that the specific configuration of the input terminal (1) to the amplifier (10) is
As shown in Fig. 11. In the figure, (11) is a clamp circuit. In this circuit, the amplifier (10) does not perform AC drive, so that the configuration is simple.
また1画素分の遅延は例えばサンプルホールド回路にて
行うこともできる。その場合には例えば第12図に示すよ
うにクロック信号Φ1Hにてサンプリングを行うことがで
きる。なお第13図はそのための具体的な構成例を示す。The delay for one pixel can also be performed by, for example, a sample hold circuit. In that case, sampling can be performed with the clock signal Φ 1H as shown in FIG. 12, for example. Note that FIG. 13 shows a specific configuration example for that purpose.
さらに第14図に示すように3つのサンプルホールド回路
(8a),(8b),(8c)を設け、回路(8a)にてクロッ
ク信号Φ1Hでサンプリングを行うと共に、回路(8b),
(8c)にてクロック信号Φ2Hでサンプリングを行うよう
にしてもよい。Further, as shown in FIG. 14, three sample hold circuits (8a), (8b), (8c) are provided, and the circuit (8a) performs sampling with the clock signal Φ 1H , and the circuit (8b),
The sampling may be performed with the clock signal Φ 2H in (8c).
また第15図はさらに他の例であって、この例では、スイ
ッチング素子M1〜Mm,M11〜Mnm及び液晶セルC11〜Cnmの
マトリクス回路が4組(それぞれサフイックスa,b,c,d
を付して示す)設けられ、水平及び垂直の両方向に交互
に組み合わせて配置される。そして入力端子(1)から
の信号がスイッチ(5a)の一方、(5b)の他方に供給さ
れ、遅延回路(8)からの信号がスイッチ(5c)の一
方、(5d)の他方に供給され、スイッチ(5a),(5c)
の他方、(5b),(5d)の一方に直流電位が供給される
と共に、それぞれ各スイッチ(5a)〜(5d)からの信号
が同じサフイックスのマトリクス回路に供給される。FIG. 15 shows still another example. In this example, four sets of matrix circuits of switching elements M 1 to Mm, M 11 to M nm and liquid crystal cells C 11 to C nm (suffixes a, b, respectively) are provided. c, d
Are provided) and are alternately arranged in both horizontal and vertical directions. The signal from the input terminal (1) is supplied to one of the switches (5a) and the other of (5b), and the signal from the delay circuit (8) is supplied to one of the switches (5c) and the other of (5d). , Switches (5a), (5c)
On the other hand, the DC potential is supplied to one of (5b) and (5d), and the signals from the respective switches (5a) to (5d) are supplied to the matrix circuit of the same suffix.
この回路においても、各液晶セルには映像信号と直流電
位が1フィールドごとに交互にそれぞれ所定のタイミン
グで印加されると共に、水平方向の位置合わせも行われ
る。Also in this circuit, a video signal and a DC potential are alternately applied to each liquid crystal cell for each field at a predetermined timing, and horizontal alignment is also performed.
なおこの例においても、遅延回路(8)は第12図、第14
図と同等のサンプルホールド回路でもよい。Also in this example, the delay circuit (8) is shown in FIGS.
A sample hold circuit equivalent to that shown in the figure may be used.
さらに上述の各例において、スイッチング素子Mはシリ
コン基板を用いたMOSFETで構成することができる。ある
いはアモルフアスシリコン、ポリシリコン、シリコンオ
ンサフアイア等を用いた薄膜トランジスタと液晶の積層
によって構成することもでき、この場合には特にリーク
による劣化が激しいので効果的である。Furthermore, in each of the above-described examples, the switching element M can be composed of a MOSFET using a silicon substrate. Alternatively, it may be formed by stacking a thin film transistor and a liquid crystal using amorphous silicon, polysilicon, silicon on sapphire, or the like. In this case, deterioration due to leakage is particularly severe, which is effective.
発明の効果 本発明によれば、簡単な構成でフリッカのない良好な画
像の表示が行なえるようになった。EFFECTS OF THE INVENTION According to the present invention, it is possible to display an excellent image without flicker with a simple configuration.
第1図〜第7図は従来の装置の説明のための図、第8図
は本発明の一例の構成図、第9図はその説明のための
図、第10図は他の例の構成図、第11図〜第14図はその説
明のための図、第15図はさらに他の例の構成図である。 (1)は入力端子、(2)はシフトレジスタ、(5),
(6)はスイッチ、(7)は直流電圧源、Mはスイッチ
ング素子、Cは液晶セルである。1 to 7 are views for explaining a conventional apparatus, FIG. 8 is a configuration diagram of an example of the present invention, FIG. 9 is a diagram for the description thereof, and FIG. 10 is a configuration of another example. FIG. 11, FIG. 11 to FIG. 14 are diagrams for explaining the same, and FIG. 15 is a configuration diagram of still another example. (1) is an input terminal, (2) is a shift register, (5),
(6) is a switch, (7) is a DC voltage source, M is a switching element, and C is a liquid crystal cell.
Claims (1)
方向に複数配列された列線でマトリクスを構成し、この
マトリクスの各交差点に配置されたスイッチング素子お
よび液晶セルを有する液晶表示装置において、 上記スイッチング素子および液晶セルを、上記垂直方向
あるいは水平方向の奇数番目の上記スイッチング素子お
よび液晶セルからなる第1群と、この第1群と隣接する
偶数番目の上記スイッチング素子および液晶セルからな
る第2群とで構成し、 映像信号と、所定の直流電位とを、一のタイミングで切
り換えた第1の信号と、 この第1の信号と同じタイミングで上記映像信号と上記
所定の直流電位とが上記第1の信号と逆になるように切
り換えた第2の信号とを、 それぞれ上記第1群と第2群の上記スイッチング素子お
よび液晶セルに供給する映像信号供給手段を設け、 上記所定の直流電位が上記液晶セルに供給される期間に
は、上記液晶セルには、ターゲット電位に対する上記映
像信号レベルの実効値程度の電圧で、上記映像信号と逆
極性となる直流電圧が加わるように上記所定の直流電位
を設定したことを特徴とする液晶表示装置。1. A liquid crystal display device comprising a matrix composed of a plurality of row lines arranged in the vertical direction and a plurality of column lines arranged in the horizontal direction, and having a switching element and a liquid crystal cell arranged at each intersection of the matrix. The switching element and the liquid crystal cell are composed of a first group consisting of the odd-numbered switching element and liquid crystal cell in the vertical or horizontal direction, and an even-numbered switching element and liquid crystal cell adjacent to the first group. A second group, a first signal obtained by switching a video signal and a predetermined DC potential at one timing, and the video signal and the predetermined DC potential at the same timing as the first signal. Is switched so as to be opposite to the first signal, and the switching element and the liquid of the first group and the second group, respectively. In the period in which the predetermined DC potential is supplied to the liquid crystal cell, the liquid crystal cell is supplied with a voltage of about the effective value of the video signal level with respect to the target potential, A liquid crystal display device, wherein the predetermined DC potential is set so that a DC voltage having a polarity opposite to that of the video signal is applied.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58031956A JPH0779452B2 (en) | 1983-02-28 | 1983-02-28 | Liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58031956A JPH0779452B2 (en) | 1983-02-28 | 1983-02-28 | Liquid crystal display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59158178A JPS59158178A (en) | 1984-09-07 |
| JPH0779452B2 true JPH0779452B2 (en) | 1995-08-23 |
Family
ID=12345405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58031956A Expired - Lifetime JPH0779452B2 (en) | 1983-02-28 | 1983-02-28 | Liquid crystal display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779452B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114669A (en) * | 1984-11-09 | 1986-06-02 | Sanyo Electric Co Ltd | Liquid crystal display device |
| JPS61116393A (en) * | 1984-11-09 | 1986-06-03 | 三洋電機株式会社 | Liquid crystal display unit |
| DE3641556A1 (en) * | 1985-12-09 | 1987-06-11 | Sharp Kk | CONTROL CIRCUIT FOR A LIQUID CRYSTAL DISPLAY |
-
1983
- 1983-02-28 JP JP58031956A patent/JPH0779452B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59158178A (en) | 1984-09-07 |
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