JPH0782478B2 - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPH0782478B2 JPH0782478B2 JP9074187A JP9074187A JPH0782478B2 JP H0782478 B2 JPH0782478 B2 JP H0782478B2 JP 9074187 A JP9074187 A JP 9074187A JP 9074187 A JP9074187 A JP 9074187A JP H0782478 B2 JPH0782478 B2 JP H0782478B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高速のデータ転送交換機能を有するプロセ
ッサ結合装置によってローカルメモリを持ったプロセッ
サが多数個結合され、大量データを並列に高速処理する
マルチプロセッサシステムに関するものである。
ッサ結合装置によってローカルメモリを持ったプロセッ
サが多数個結合され、大量データを並列に高速処理する
マルチプロセッサシステムに関するものである。
従来から、ローカルメモリを持つプロセッサを多数個結
合して構成するマルチプロセッサシステムについては各
種の結合形態が提案されているが、主なものとしてはバ
ス結合型とクロスバースイッチ結合型とが知られてい
る。
合して構成するマルチプロセッサシステムについては各
種の結合形態が提案されているが、主なものとしてはバ
ス結合型とクロスバースイッチ結合型とが知られてい
る。
上記バス結合型は、複数本のデータ並びに制御線から成
るバスによってローカルメモリを持つプロセッサを複数
個結合する形態であるが、通常、複数のプロセッサは並
列入出力リンク又は通信リンクを介して結合され、プロ
セッサ間の通信は入出力命令で実現される。ところが、
このようなバス結合型は、情報の転送には入出力操作が
必要であり、また、経済的ではあるがプロセッサ数が増
えるにつれて情報の転送レートが低下するという問題点
があるので、比較的小規模なマルチプロセッサシステム
にしか使用されていない。
るバスによってローカルメモリを持つプロセッサを複数
個結合する形態であるが、通常、複数のプロセッサは並
列入出力リンク又は通信リンクを介して結合され、プロ
セッサ間の通信は入出力命令で実現される。ところが、
このようなバス結合型は、情報の転送には入出力操作が
必要であり、また、経済的ではあるがプロセッサ数が増
えるにつれて情報の転送レートが低下するという問題点
があるので、比較的小規模なマルチプロセッサシステム
にしか使用されていない。
一方、上記クロスバースイッチ結合型の従来例として
は、第５図に示されるように京都大学のADENAコンピュ
ータ（Ｔ・Nogi,“THE ADENA COMPUTER",International
Symposium on Applied Mathematics and Information
Science,Kyoto University,1982）が知られている。第
５図において、51及び52はＸ方向及びＹ方向にそれぞれ
配置されたローカルメモリＭを持ったプロセッサＰであ
り、任意のプロセッサ間でデータ交換ができるようにＮ
×Ｍのマトリクス状にバッファメモリ53が設けられてい
る。ところが、このような結合形態では、例えばＸ方向
の複数のプロセッサ51がＹ方向の同一のプロセッサ52に
データを転送しようとした時に、その中から１台のプロ
セッサを選択するいわゆる経路選択の制御回路及びバッ
ファメモリ53が必要とされ、プロセッサ数が増えるにつ
れてその制御回路が複雑化するとともに、バッファメモ
リ53の容量が多量に必要となり、経済性に問題がある。
は、第５図に示されるように京都大学のADENAコンピュ
ータ（Ｔ・Nogi,“THE ADENA COMPUTER",International
Symposium on Applied Mathematics and Information
Science,Kyoto University,1982）が知られている。第
５図において、51及び52はＸ方向及びＹ方向にそれぞれ
配置されたローカルメモリＭを持ったプロセッサＰであ
り、任意のプロセッサ間でデータ交換ができるようにＮ
×Ｍのマトリクス状にバッファメモリ53が設けられてい
る。ところが、このような結合形態では、例えばＸ方向
の複数のプロセッサ51がＹ方向の同一のプロセッサ52に
データを転送しようとした時に、その中から１台のプロ
セッサを選択するいわゆる経路選択の制御回路及びバッ
ファメモリ53が必要とされ、プロセッサ数が増えるにつ
れてその制御回路が複雑化するとともに、バッファメモ
リ53の容量が多量に必要となり、経済性に問題がある。
以上述べた従来のローカルメモリを持つプロセッサを多
数台結合するバス結合型やクロスバースイッチ結合型の
マルチプロセッサシステムでは、プロセッサ数が増える
につれて、それぞれの情報の転送レートが低下すること
や、経路選択の制御回路の複雑化とバッファメモリの容
量増加等の問題点があり、大規模なマルチプロセッサシ
ステムを構成するには不適当であった。
数台結合するバス結合型やクロスバースイッチ結合型の
マルチプロセッサシステムでは、プロセッサ数が増える
につれて、それぞれの情報の転送レートが低下すること
や、経路選択の制御回路の複雑化とバッファメモリの容
量増加等の問題点があり、大規模なマルチプロセッサシ
ステムを構成するには不適当であった。
この発明は、複雑な構造を持つ大量データを並列に高速
処理するマルチプロセッサシステムにおいて、上記のよ
うな問題点を解消するためになされたもので、ローカル
メモリを持つプロセッサの多数個を複数ポート等を有す
るプロセッサ結合装置を用いてプロセッサバス（CPUバ
ス）を介して直接結合し、情報の転送レートの低下を防
ぐとともに、簡単な回路構成で大規模で信頼性が高く比
較的に安価なマルチプロセッサシステムを提供すること
を目的とする。
処理するマルチプロセッサシステムにおいて、上記のよ
うな問題点を解消するためになされたもので、ローカル
メモリを持つプロセッサの多数個を複数ポート等を有す
るプロセッサ結合装置を用いてプロセッサバス（CPUバ
ス）を介して直接結合し、情報の転送レートの低下を防
ぐとともに、簡単な回路構成で大規模で信頼性が高く比
較的に安価なマルチプロセッサシステムを提供すること
を目的とする。
この発明に係るマルチプロセッサシステムは、それぞれ
ローカルメモリＭを持つ複数プロセッサ11同志を接続し
て各プロセッサ間のデータ転送を行うようにしたマルチ
プロセッサシステムにおいて、ｎ個の入力ポート21,22
・・・及びｎ個の出力ポート22,22・・・と、プロセッ
サ・バス・インターフェース23と、経路選択手段（経路
選択制御回路24）と、上記各入力ポート及び各出力ポー
ト毎に設けられ、各ポートの動作状態を制御するための
動作状態制御情報（ステート０〜2,出力ステート）を保
持するレジスタ（状態レジスタ25）とを有するプロセッ
サ結合装置12を上記各プロセッサ毎に設け、上記各入力
ポートは、データを取り込んで、対応する上記レジスタ
が第１の動作状態制御情報（ステート０）を示している
時に、上記データに含まれている転送先プロセッサ番号
情報に基づいて上記経路選択手段を作動させることによ
り、データを転送すべき出力ポートを選択する第１の処
理と、対応する上記レジスタが第２の動作状態制御情報
（ステート１）を示している時に、上記第１の処理によ
り選択された出力ポートの使用状態を判断する第２の処
理と、対応する上記レジスタが第３の動作状態制御情報
（ステート２）を示している時に、上記１の処理により
選択されかつ上記２の処理により使用可能と判断された
出力ポートに上記データを転送する第３の処理を実行
し、上記各出力ポートは、対応する上記レジスタが、デ
ータ出力可能であることを示す動作状態制御情報（出力
ステート）を示している時に、上記各入力ポートから既
にデータが転送されてきていれば、当該データを転送先
プロセッサへ転送する処理を実行し、かつ上記各レジス
タの動作状態制御情報に基づく各ポートの処理は、それ
ぞれのポートに転送されてきているデータをある一定の
バイト単位（要素バイト単位）で分割し、1,2,・・・ｎ
番目の入力ポート、1,2,・・・ｎ番目の出力ポートの順
で行なわれて繰り返される時分割処理によって実行され
るようにしたものである。
ローカルメモリＭを持つ複数プロセッサ11同志を接続し
て各プロセッサ間のデータ転送を行うようにしたマルチ
プロセッサシステムにおいて、ｎ個の入力ポート21,22
・・・及びｎ個の出力ポート22,22・・・と、プロセッ
サ・バス・インターフェース23と、経路選択手段（経路
選択制御回路24）と、上記各入力ポート及び各出力ポー
ト毎に設けられ、各ポートの動作状態を制御するための
動作状態制御情報（ステート０〜2,出力ステート）を保
持するレジスタ（状態レジスタ25）とを有するプロセッ
サ結合装置12を上記各プロセッサ毎に設け、上記各入力
ポートは、データを取り込んで、対応する上記レジスタ
が第１の動作状態制御情報（ステート０）を示している
時に、上記データに含まれている転送先プロセッサ番号
情報に基づいて上記経路選択手段を作動させることによ
り、データを転送すべき出力ポートを選択する第１の処
理と、対応する上記レジスタが第２の動作状態制御情報
（ステート１）を示している時に、上記第１の処理によ
り選択された出力ポートの使用状態を判断する第２の処
理と、対応する上記レジスタが第３の動作状態制御情報
（ステート２）を示している時に、上記１の処理により
選択されかつ上記２の処理により使用可能と判断された
出力ポートに上記データを転送する第３の処理を実行
し、上記各出力ポートは、対応する上記レジスタが、デ
ータ出力可能であることを示す動作状態制御情報（出力
ステート）を示している時に、上記各入力ポートから既
にデータが転送されてきていれば、当該データを転送先
プロセッサへ転送する処理を実行し、かつ上記各レジス
タの動作状態制御情報に基づく各ポートの処理は、それ
ぞれのポートに転送されてきているデータをある一定の
バイト単位（要素バイト単位）で分割し、1,2,・・・ｎ
番目の入力ポート、1,2,・・・ｎ番目の出力ポートの順
で行なわれて繰り返される時分割処理によって実行され
るようにしたものである。
［作用］ 各入力ポートは、対応するレジスタの動作状態制御情報
に基づいて、経路選択処理（第１の処理），出力ポート
の使用状態チェック（第２の処理），出力ポートへのデ
ータ転送（第３の処理）を行う。また、各出力ポート
は、対応するレジスタがデータ出力可能であることを示
す動作状態制御情報（出力ステート）を示していて、か
つ各入力ポートから既にデータが転送されてきていれ
ば、当該データを転送先プロセッサに転送する。これら
各入力ポート，各出力ポートの処理は時分割処理で行わ
れる。これは、まずそれぞれのポートに転送されてきて
いるデータをある一定のバイト単位で分割する。つまり
具体的には、各ポートに到着する可変長パケットは、先
頭バイト、第２バイト，第３バイト・・・（通常データ
バイト）、終了バイトなどの各要素バイトに分割され、
各ポートは、１回１回要素バイト単位で処理を行う。そ
して、1,2,・・・ｎ番目の入力ポート、1,2,・・・ｎ番
目の出力ポートの順にポートの処理を行ない、各ポート
の処理がこの順序で繰り返される。これにより、高速な
時分割処理が行われ、全体としての処理は、あたかも並
列に処理されているようになる。
に基づいて、経路選択処理（第１の処理），出力ポート
の使用状態チェック（第２の処理），出力ポートへのデ
ータ転送（第３の処理）を行う。また、各出力ポート
は、対応するレジスタがデータ出力可能であることを示
す動作状態制御情報（出力ステート）を示していて、か
つ各入力ポートから既にデータが転送されてきていれ
ば、当該データを転送先プロセッサに転送する。これら
各入力ポート，各出力ポートの処理は時分割処理で行わ
れる。これは、まずそれぞれのポートに転送されてきて
いるデータをある一定のバイト単位で分割する。つまり
具体的には、各ポートに到着する可変長パケットは、先
頭バイト、第２バイト，第３バイト・・・（通常データ
バイト）、終了バイトなどの各要素バイトに分割され、
各ポートは、１回１回要素バイト単位で処理を行う。そ
して、1,2,・・・ｎ番目の入力ポート、1,2,・・・ｎ番
目の出力ポートの順にポートの処理を行ない、各ポート
の処理がこの順序で繰り返される。これにより、高速な
時分割処理が行われ、全体としての処理は、あたかも並
列に処理されているようになる。
以下、この発明の一実施例を図について説明する。第１
図はこの実施例のマルチプロセッサシステムの構成を示
すブロック図である、11はローカルメモリＭを持ったプ
ロセッサＰ、12は４個の入力ポート,4個の出力ポート及
びプロセッサ・バス・インタフェースを有するプロセッ
サを結合装置であり、このプロセッサ結合装置12をノー
ドとして用いて結合，構成している。
図はこの実施例のマルチプロセッサシステムの構成を示
すブロック図である、11はローカルメモリＭを持ったプ
ロセッサＰ、12は４個の入力ポート,4個の出力ポート及
びプロセッサ・バス・インタフェースを有するプロセッ
サを結合装置であり、このプロセッサ結合装置12をノー
ドとして用いて結合，構成している。
第２図はこの実施例におけるプロセッサ結合装置12のブ
ロック図である。プロセッサ結合装置12には複数（この
場合４個）の入力ポート21、出力ポート22、プロセッサ
・バス・インタフェース23の他に経路選択制御回路24、
後述する状態レジスタ25が備えられている。入力ポート
21と出力ポート22とはそれぞれ独立しており、プロセッ
サ・バス・インタフェース23も含めると５対５の接続形
態となっており、最大５本の経路が同時に開設される。
すなわちｎ個の入力ポート,n個の出力ポート及びプロセ
ッサ・バス・インタフェースを備えるプロセッサ結合装
置であれば、最大ｎ＋１本の経路が同時に開設されるこ
とになる。
ロック図である。プロセッサ結合装置12には複数（この
場合４個）の入力ポート21、出力ポート22、プロセッサ
・バス・インタフェース23の他に経路選択制御回路24、
後述する状態レジスタ25が備えられている。入力ポート
21と出力ポート22とはそれぞれ独立しており、プロセッ
サ・バス・インタフェース23も含めると５対５の接続形
態となっており、最大５本の経路が同時に開設される。
すなわちｎ個の入力ポート,n個の出力ポート及びプロセ
ッサ・バス・インタフェースを備えるプロセッサ結合装
置であれば、最大ｎ＋１本の経路が同時に開設されるこ
とになる。
第３図はパケット形式を示す図であり、第２図に示した
経路選択制御回路24の経路選択（ルーチング）の制御
は、パケットの先頭バイト31に書かれている行先プロセ
ッサ番号より、例えば送出先の出力ポート22を選択する
ことにより行われる。この時、パケットがそれぞれ異な
る送出先の出力ポート22へ再送出され、行先出力ポート
22が競合しない場合にはデータ転送は同時並列的に実行
され、データ交換転送機能は最大となる。また、各出力
ポート22には転送されるデータのよどみの解消や転送効
率向上のために、先に入力されたデータから順に処理し
て出力するFIFO（firstin first out）型のバッファメ
モリが設けられている。さらに、ノード内のデータ交換
転送機能を高めることを目的とし、経路の同時並列開設
及びデータ並列転送を可能とするために、第２図に示し
たプロセッサ結合装置12には各ポート21,22毎に状態情
報を管理する状態レジスタ25を設けており、各ポート2
1,22に到着する可変長パケットの要素バイトは先頭バイ
ト31、第２バイトである通常データバイト32、・・・、
終了バイト33によりそれぞれ異なる処理が状態レジスタ
25の内容を見ながら時分割で行われる。
経路選択制御回路24の経路選択（ルーチング）の制御
は、パケットの先頭バイト31に書かれている行先プロセ
ッサ番号より、例えば送出先の出力ポート22を選択する
ことにより行われる。この時、パケットがそれぞれ異な
る送出先の出力ポート22へ再送出され、行先出力ポート
22が競合しない場合にはデータ転送は同時並列的に実行
され、データ交換転送機能は最大となる。また、各出力
ポート22には転送されるデータのよどみの解消や転送効
率向上のために、先に入力されたデータから順に処理し
て出力するFIFO（firstin first out）型のバッファメ
モリが設けられている。さらに、ノード内のデータ交換
転送機能を高めることを目的とし、経路の同時並列開設
及びデータ並列転送を可能とするために、第２図に示し
たプロセッサ結合装置12には各ポート21,22毎に状態情
報を管理する状態レジスタ25を設けており、各ポート2
1,22に到着する可変長パケットの要素バイトは先頭バイ
ト31、第２バイトである通常データバイト32、・・・、
終了バイト33によりそれぞれ異なる処理が状態レジスタ
25の内容を見ながら時分割で行われる。
第４図（ａ）は、各入力ポートにおける状態レジスタが
保持するステート番号と、各ステートにおけるパケット
の要素バイトの処理を説明するためのフローチャートで
ある。ステート０（41）においては、例えば第３図の先
頭バイト31に書かれている行先プロセッサ番号によりデ
ータ送出先の出力ポート22を選択するいわゆる経路選択
の処理を行う。ステート１（42）においては、前記選択
された出力ポート22が動作中でBusy（使用中）か否かを
チェックし、Busyでないときに限りその出力ポート22を
使用する使用権を得て、先頭バイト31の転送処理を行う
とともにその出力ポート22をBusyにセットする。ステー
ト２（43）においては、通常データバイト32であるか終
了バイト33であるかを判別し、通常データバイト32であ
るときにはステート２の状態のままで通常データバイト
32の転送処理を行い、一方、終了バイト33であるときに
は終了バイト33の転送処理を行い使用中の出力ポート22
のBusyを解除し、ステート０に戻る。
保持するステート番号と、各ステートにおけるパケット
の要素バイトの処理を説明するためのフローチャートで
ある。ステート０（41）においては、例えば第３図の先
頭バイト31に書かれている行先プロセッサ番号によりデ
ータ送出先の出力ポート22を選択するいわゆる経路選択
の処理を行う。ステート１（42）においては、前記選択
された出力ポート22が動作中でBusy（使用中）か否かを
チェックし、Busyでないときに限りその出力ポート22を
使用する使用権を得て、先頭バイト31の転送処理を行う
とともにその出力ポート22をBusyにセットする。ステー
ト２（43）においては、通常データバイト32であるか終
了バイト33であるかを判別し、通常データバイト32であ
るときにはステート２の状態のままで通常データバイト
32の転送処理を行い、一方、終了バイト33であるときに
は終了バイト33の転送処理を行い使用中の出力ポート22
のBusyを解除し、ステート０に戻る。
各入力ポート21は、このような状態レジスタ25のステー
ト管理により、時分割でパケットの要素バイトを処理す
るので、プロセッサ結合装置12内に複数経路が同時並列
的に開設され高速データ転送が行われる。
ト管理により、時分割でパケットの要素バイトを処理す
るので、プロセッサ結合装置12内に複数経路が同時並列
的に開設され高速データ転送が行われる。
なお、上記第４図（ａ）に示すフローチャートに基づく
動作説明では入力ポート21における状態レジスタ25のス
テート管理について述べたが、出力ポート22における状
態レジスタ25のステート管理によっても同様に時分割で
パケットの要素バイトが処理される。出力ポート22にお
ける処理は、上記入力ポート21における処理に比べて、
経路選択処理や要素バイトの判別処理がなく、転送処理
に対応する処理のみであるため簡単でステートも１つし
かない。すなわち、第４図（ｂ）に示すように、出力ス
テート44において、先ず、出力バッファが空でなく出力
可であるか否かを判別し、出力バッファに要素バイトが
転送されていて出力可であれば、出力処理を行い、これ
を上記入力ポート21同様、各出力ポート22を順番に要素
バイト単位で時分割で繰り返し処理する。
動作説明では入力ポート21における状態レジスタ25のス
テート管理について述べたが、出力ポート22における状
態レジスタ25のステート管理によっても同様に時分割で
パケットの要素バイトが処理される。出力ポート22にお
ける処理は、上記入力ポート21における処理に比べて、
経路選択処理や要素バイトの判別処理がなく、転送処理
に対応する処理のみであるため簡単でステートも１つし
かない。すなわち、第４図（ｂ）に示すように、出力ス
テート44において、先ず、出力バッファが空でなく出力
可であるか否かを判別し、出力バッファに要素バイトが
転送されていて出力可であれば、出力処理を行い、これ
を上記入力ポート21同様、各出力ポート22を順番に要素
バイト単位で時分割で繰り返し処理する。
以上のように本発明によれば、ローカルメモリを持つプ
ロセッサの多数個を、ｎ個の入力ポート,n個の出力ポー
ト及びプロセッサ・バス・インタフェースを備えるプロ
セッサ結合装置をノードとして用いて結合，構成し、最
大ｎ＋１本の経路を同時並列的に開設しデータの並列転
送を可能とするために、プロセッサ結合装置には各ポー
ト毎に状態情報を管理する状態レジスタを設け、この状
態レジスタの内容を見ながら各ポートに到着するパケッ
トの要素バイトを時分割で処理するように構成したこと
により、ローカルメモリを持つプロセッサの多数個を、
プロセッサ結合装置を用いて容易に結合することができ
るので、情報の転送レートの低下を防ぐことができると
ともに、簡単な回路構成で大規模で信頼性が高く比較的
安価なマルチプロセッサシステムを提供できるという効
果が得られる。
ロセッサの多数個を、ｎ個の入力ポート,n個の出力ポー
ト及びプロセッサ・バス・インタフェースを備えるプロ
セッサ結合装置をノードとして用いて結合，構成し、最
大ｎ＋１本の経路を同時並列的に開設しデータの並列転
送を可能とするために、プロセッサ結合装置には各ポー
ト毎に状態情報を管理する状態レジスタを設け、この状
態レジスタの内容を見ながら各ポートに到着するパケッ
トの要素バイトを時分割で処理するように構成したこと
により、ローカルメモリを持つプロセッサの多数個を、
プロセッサ結合装置を用いて容易に結合することができ
るので、情報の転送レートの低下を防ぐことができると
ともに、簡単な回路構成で大規模で信頼性が高く比較的
安価なマルチプロセッサシステムを提供できるという効
果が得られる。
第１図は本発明の一実施例にるマルチプロセッサシステ
ムのブロック図、第２図はこの実施例に係るプロセッサ
結合装置のブロック図、第３図はパケット形式を示す
図、第４図（ａ）はこの実施例に係る各入力ポートにお
ける状態レジスタが保持するステート番号と各ステート
でのパケットの要素バイトの処理を説明するためのフロ
ーチャート、第４図（ｂ）は同じく各出力ポートの処理
を示すフローチャート、第５図は従来のマルチプロセッ
サシステムのブロック図である。 11……ローカルメモリを持つプロセッサ、12……プロセ
ッサ結合装置、21……入力ポート、22……出力ポート、
23……プロセッサ・バス・インタフェース、25……状態
レジスタ、31……先頭バイト、32……通常データバイ
ト、33……終了バイト、Ｍ……ローカルメモリ、Ｐ……
プロセッサ。
ムのブロック図、第２図はこの実施例に係るプロセッサ
結合装置のブロック図、第３図はパケット形式を示す
図、第４図（ａ）はこの実施例に係る各入力ポートにお
ける状態レジスタが保持するステート番号と各ステート
でのパケットの要素バイトの処理を説明するためのフロ
ーチャート、第４図（ｂ）は同じく各出力ポートの処理
を示すフローチャート、第５図は従来のマルチプロセッ
サシステムのブロック図である。 11……ローカルメモリを持つプロセッサ、12……プロセ
ッサ結合装置、21……入力ポート、22……出力ポート、
23……プロセッサ・バス・インタフェース、25……状態
レジスタ、31……先頭バイト、32……通常データバイ
ト、33……終了バイト、Ｍ……ローカルメモリ、Ｐ……
プロセッサ。
Claims (1)
- 【請求項１】それぞれローカルメモリを持つ複数のプロ
セッサ同志を接続して各プロセッサ間のデータ転送を行
うようにしたマルチプロセッサシステムにおいて、 ｎ個の入力ポート及びｎ個の出力ポートと、プロセッサ
・バス・インタフェースと、経路選択手段と、上記各入
力ポート及び各出力ポート毎に設けられ、各ポートの動
作状態を制御するための動作状態制御情報を保持するレ
ジスタとを有するプロセッサ結合装置を上記各プロセッ
サ毎に設け、 上記各入力ポートは、データを取り込んで、対応する上
記レジスタが第１の動作状態制御情報を示している時
に、上記データに含まれている転送先プロセッサ番号情
報に基づいて上記経路選択手段を作動させることによ
り、データを転送すべき出力ポートを選択する第１の処
理と、対応する上記レジスタが第２の動作状態制御情報
を示している時に、上記第１の処理により選択された出
力ポートの使用状態を判断する第２の処理と、対応する
上記レジスタが第３の動作状態制御情報を示している時
に、上記１の処理により選択されかつ上記２の処理によ
り使用可能と判断された出ポートに上記データを転送す
る第３の処理を実行し、 上記各出力ポートは、対応する上記レジスタが、データ
出力可能であることを示す動作状態制御情報を示してい
る時に、上記各入力ポートから既にデータが転送されて
きていれば、当該データを転送先プロセッサへ転送する
処理を実行し、かつ、 上記各レジスタの動作状態制御情報に基づく上記各ポー
トの処理は、それぞれのポートに転送されてきているデ
ータをある一定のバイト単位で分割し、1,2,・・・ｎ番
目の入力ポート、1,2,・・・ｎ番目の出力ポートの順で
行なわれて繰り返される時分割処理によって実行される
ことを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9074187A JPH0782478B2 (ja) | 1987-04-15 | 1987-04-15 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9074187A JPH0782478B2 (ja) | 1987-04-15 | 1987-04-15 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63257052A JPS63257052A (ja) | 1988-10-24 |
| JPH0782478B2 true JPH0782478B2 (ja) | 1995-09-06 |
Family
ID=14007006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9074187A Expired - Lifetime JPH0782478B2 (ja) | 1987-04-15 | 1987-04-15 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782478B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2657090B2 (ja) * | 1989-03-14 | 1997-09-24 | 三洋電機株式会社 | 計算機のデータ通信システム |
| US6727903B1 (en) | 1989-04-20 | 2004-04-27 | Hitachi, Ltd. | Microprocessor, and graphics processing apparatus and method using the same |
| JPH02278475A (ja) | 1989-04-20 | 1990-11-14 | Hitachi Ltd | 図形処理装置およびその使用方法ならびにマイクロプロセッサ |
| US5247613A (en) * | 1990-05-08 | 1993-09-21 | Thinking Machines Corporation | Massively parallel processor including transpose arrangement for serially transmitting bits of data words stored in parallel |
| US6571301B1 (en) | 1998-08-26 | 2003-05-27 | Fujitsu Limited | Multi processor system and FIFO circuit |
| GB201001621D0 (en) * | 2010-02-01 | 2010-03-17 | Univ Catholique Louvain | A tile-based processor architecture model for high efficiency embedded homogenous multicore platforms |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111931A (en) * | 1980-02-07 | 1981-09-04 | Nippon Telegr & Teleph Corp <Ntt> | Data transfer device |
-
1987
- 1987-04-15 JP JP9074187A patent/JPH0782478B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63257052A (ja) | 1988-10-24 |
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