JPH0782995B2 - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH0782995B2 JPH0782995B2 JP60148903A JP14890385A JPH0782995B2 JP H0782995 B2 JPH0782995 B2 JP H0782995B2 JP 60148903 A JP60148903 A JP 60148903A JP 14890385 A JP14890385 A JP 14890385A JP H0782995 B2 JPH0782995 B2 JP H0782995B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、高密度の半導体装置に必要な半導体基板の製
造方法に関するものである。
造方法に関するものである。
従来の技術 完全絶縁分離された基板として、いわゆるSOSやSOIがあ
る。SOSは、サファイア単結晶上にシリコンをエピ成長
させたものであり、既に一部実用化されている。しか
し、格子定数の差からくる結晶性の悪さや、Alのオート
ドープなどの問題がある。SOIとしては、上記SOS以外の
種々の方法が提案されている。例えば、レーザーやエレ
クトロンビームのようなエルネギービームを照射し、表
面層のみを瞬間的に溶融、再固化することによって、絶
縁体上の多結晶体を単結晶化する方法が提案され、検討
が続けられている。簡単な素子も形成され、評価されて
いるが、基礎となる表面の再結晶層の品質は良くない。
結晶方位の乱れ、熱歪によるスリップ状の欠陥、粒界な
どが観察される［Editor:S.Furukawa,Silicon−on−Ins
ulator:HsTechnology and Application,KTK Suie.pub.
（1985）］。
る。SOSは、サファイア単結晶上にシリコンをエピ成長
させたものであり、既に一部実用化されている。しか
し、格子定数の差からくる結晶性の悪さや、Alのオート
ドープなどの問題がある。SOIとしては、上記SOS以外の
種々の方法が提案されている。例えば、レーザーやエレ
クトロンビームのようなエルネギービームを照射し、表
面層のみを瞬間的に溶融、再固化することによって、絶
縁体上の多結晶体を単結晶化する方法が提案され、検討
が続けられている。簡単な素子も形成され、評価されて
いるが、基礎となる表面の再結晶層の品質は良くない。
結晶方位の乱れ、熱歪によるスリップ状の欠陥、粒界な
どが観察される［Editor:S.Furukawa,Silicon−on−Ins
ulator:HsTechnology and Application,KTK Suie.pub.
（1985）］。
また、スピネルをSi基板上にエピ成長させ、続いて、Si
をさらにエピ成長させる技術も報告され、かなり良好な
結果が報告されているが、やはり格子不整合に起因する
歪や欠陥は不可避となっている。［M.Ihara,etal,J.Ele
ctrochem.Sol,129,2569（1982）］。
をさらにエピ成長させる技術も報告され、かなり良好な
結果が報告されているが、やはり格子不整合に起因する
歪や欠陥は不可避となっている。［M.Ihara,etal,J.Ele
ctrochem.Sol,129,2569（1982）］。
またスピネルにかえ、CaFのような弗化物をMBEのような
装置によりヘテロエピ成長させ、さらにSiを成長させる
技術もあるが、やはり、格子不整合の問題があり、他に
双晶の問題が大きな検討課題として指摘されている［H.
Ishiwara.etal,A.P.L,40,66（1982）］。
装置によりヘテロエピ成長させ、さらにSiを成長させる
技術もあるが、やはり、格子不整合の問題があり、他に
双晶の問題が大きな検討課題として指摘されている［H.
Ishiwara.etal,A.P.L,40,66（1982）］。
この他、種々の方法が数多く提案されているが、いずれ
も上述と同じ問題点を有しており、現在、一部特殊な用
途に使用、実用されているのは、SOSにすぎない。
も上述と同じ問題点を有しており、現在、一部特殊な用
途に使用、実用されているのは、SOSにすぎない。
発明が解決しようとする問題点 上述の説明でも明らかなように、ヘテロエピ成長におい
ては、基本的に格子不整合が問題となっている。しか
し、現実には格子定数が0.01％以下の差で一致するもの
はない。さらに、0.01％の非常に小さな差であっても、
エピ成長の観点から考えると大きな差である。即ち、母
基板表面に並んだ原子１万個を一直線上にとったとする
と、長さは１〜２μ程度にすぎない。この時、この上に
エピ成長された原子を同じ１万個を１つずつ対応させて
並べると、１つずれることになる。したがって、全面を
うまくエピ成長させるためには、この１個の差を吸収し
なければならない。このため、微小欠陥および歪が導入
される。さらにエピ成長が厚くなると、歪が滞積し、逆
には大きな欠陥に成長してゆく。
ては、基本的に格子不整合が問題となっている。しか
し、現実には格子定数が0.01％以下の差で一致するもの
はない。さらに、0.01％の非常に小さな差であっても、
エピ成長の観点から考えると大きな差である。即ち、母
基板表面に並んだ原子１万個を一直線上にとったとする
と、長さは１〜２μ程度にすぎない。この時、この上に
エピ成長された原子を同じ１万個を１つずつ対応させて
並べると、１つずれることになる。したがって、全面を
うまくエピ成長させるためには、この１個の差を吸収し
なければならない。このため、微小欠陥および歪が導入
される。さらにエピ成長が厚くなると、歪が滞積し、逆
には大きな欠陥に成長してゆく。
本発明は、上述の考察に基づき、格子不整合による歪は
不可避であるが、その歪が集積され、欠陥となることを
防止することによって、良好な絶縁分離シリコンエピ成
長膜を得ることのできる半導体基板の製造方法を提供す
ることを目的とする。
不可避であるが、その歪が集積され、欠陥となることを
防止することによって、良好な絶縁分離シリコンエピ成
長膜を得ることのできる半導体基板の製造方法を提供す
ることを目的とする。
問題点を解決するための手段 上記問題点を解決するため、本発明の半導体基板の製造
方法は、シリコン母基板上に、300Å以下の厚さのAl2O3
層と、前記母基板と同じ材質で350Å以下の厚さのシリ
コン緩衝層とが交互に多層形成された絶縁層とをヘテロ
エピ成長により形成し、このヘテロエピ絶縁層上に活性
シリコンエピ層を形成するものである。
方法は、シリコン母基板上に、300Å以下の厚さのAl2O3
層と、前記母基板と同じ材質で350Å以下の厚さのシリ
コン緩衝層とが交互に多層形成された絶縁層とをヘテロ
エピ成長により形成し、このヘテロエピ絶縁層上に活性
シリコンエピ層を形成するものである。
作用 上記構成によれば、極めて薄い本発明者らにより見い出
された厚さの特定の絶縁層を複数の層により構成したの
で、この各層の層厚を適切に定めることにより、格子定
数の差によるエネルギーの蓄積を防止でき、粒界、結晶
欠陥、双晶などの問題を解消でき、欠陥密度の極めて少
ない絶縁分離シリコン層を形成できる。
された厚さの特定の絶縁層を複数の層により構成したの
で、この各層の層厚を適切に定めることにより、格子定
数の差によるエネルギーの蓄積を防止でき、粒界、結晶
欠陥、双晶などの問題を解消でき、欠陥密度の極めて少
ない絶縁分離シリコン層を形成できる。
実施例 以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例における半導体基板の断面図
で、１は母基板、２は絶縁材層、３は母基板１と同じ材
質の緩衝層、４は絶縁層、５は活性エピ層である。この
半導体基板の製造に際しては、母基板１上に、絶縁材層
２を薄くエピ成長させた後、すぐに緩衝層３をエピ成長
せしめ、歪の蓄積を防ぐとともに、一部緩和せしめる。
次に、さらに絶縁材層２と緩衝層３とを交互に何層も形
成して絶縁層４とし、最後に必要な活性エピ層５を形成
する。絶縁材層２の総厚、ないしは緩衝層３も絶縁材で
ある場合には絶縁層４の厚さを、必要な絶縁分離膜厚に
設定しておく。積極的に歪を解消せしめるには、絶縁材
層２と母基板１および緩衝層３との個有の格子定数が近
いことが必要である。各層2,3の層厚には最適値がある
と推定されるが、実験的には、各々数百Å程度あっても
よい。また、厚さは、上述の説明によれば、格子不整合
量に応じて変化させるのが望ましいといえる。なお、絶
縁層４を母基板１上に島状あるいは縞状に形成し、その
上に活性エピ層５を形成するようにしてもよい。
で、１は母基板、２は絶縁材層、３は母基板１と同じ材
質の緩衝層、４は絶縁層、５は活性エピ層である。この
半導体基板の製造に際しては、母基板１上に、絶縁材層
２を薄くエピ成長させた後、すぐに緩衝層３をエピ成長
せしめ、歪の蓄積を防ぐとともに、一部緩和せしめる。
次に、さらに絶縁材層２と緩衝層３とを交互に何層も形
成して絶縁層４とし、最後に必要な活性エピ層５を形成
する。絶縁材層２の総厚、ないしは緩衝層３も絶縁材で
ある場合には絶縁層４の厚さを、必要な絶縁分離膜厚に
設定しておく。積極的に歪を解消せしめるには、絶縁材
層２と母基板１および緩衝層３との個有の格子定数が近
いことが必要である。各層2,3の層厚には最適値がある
と推定されるが、実験的には、各々数百Å程度あっても
よい。また、厚さは、上述の説明によれば、格子不整合
量に応じて変化させるのが望ましいといえる。なお、絶
縁層４を母基板１上に島状あるいは縞状に形成し、その
上に活性エピ層５を形成するようにしてもよい。
半導体基板の基礎的な原子モデルを第２図に示す。図中
の○印は原子配置を凝視的に示してある。エピ成長時に
は、先ず母基板１の界面６直下の母基板１を構成する原
子1aに対応して、絶縁材層２の原子2aがヘテロエピ成長
し始める。第１層の原子2aは、格子定数が多少異なって
も、歪エネルギーを内在した形で１対１に対応して形成
されると一般に考えられている。次の原子層もほぼこれ
に対応して形成されてゆくが、一定の厚さまで成長する
と、蓄積されたエネルギーが限界値を越えて欠陥７を形
成し、歪を緩和する。第２図では、絶縁材層２の格子定
数が母基板１の格子定数より10％程度大きいと仮定して
いる。本実施例では、この欠陥７が発生しない厚さ（材
料および組み合わせ、熱条件で定まる）で、第３図のよ
うに応力緩和のために緩衝層３を形成する。この時、緩
衝層３の第１層原子3aの配置によって、たとえ欠陥７が
形成されていても、大きく成長していない限り、原子3a
との結合によって、矢印８のように原子2aが移動し、後
に空孔を残す。したがって、エピ成長は欠陥なしに成長
を続ける。このまま成長を続けると、今度は逆に、余分
の原子が１個入り込む形になる。従って、この時は、格
子定数の大きな絶縁材層２を形成して、この欠陥形成を
防ぐ。この操作を繰り返すことにより、無欠陥の充分な
厚さの絶縁層４を形成することができる。しかも、この
表面の実質の格子は、母基板１のそれに一致している。
従って、この上にさらに活性エピ層５をエピ成長させる
ことは、あたかも、絶縁層４がなく、直接に母基板１上
にエピ成長するのと同等であり、良好なエピ膜を形成で
きることになる。
の○印は原子配置を凝視的に示してある。エピ成長時に
は、先ず母基板１の界面６直下の母基板１を構成する原
子1aに対応して、絶縁材層２の原子2aがヘテロエピ成長
し始める。第１層の原子2aは、格子定数が多少異なって
も、歪エネルギーを内在した形で１対１に対応して形成
されると一般に考えられている。次の原子層もほぼこれ
に対応して形成されてゆくが、一定の厚さまで成長する
と、蓄積されたエネルギーが限界値を越えて欠陥７を形
成し、歪を緩和する。第２図では、絶縁材層２の格子定
数が母基板１の格子定数より10％程度大きいと仮定して
いる。本実施例では、この欠陥７が発生しない厚さ（材
料および組み合わせ、熱条件で定まる）で、第３図のよ
うに応力緩和のために緩衝層３を形成する。この時、緩
衝層３の第１層原子3aの配置によって、たとえ欠陥７が
形成されていても、大きく成長していない限り、原子3a
との結合によって、矢印８のように原子2aが移動し、後
に空孔を残す。したがって、エピ成長は欠陥なしに成長
を続ける。このまま成長を続けると、今度は逆に、余分
の原子が１個入り込む形になる。従って、この時は、格
子定数の大きな絶縁材層２を形成して、この欠陥形成を
防ぐ。この操作を繰り返すことにより、無欠陥の充分な
厚さの絶縁層４を形成することができる。しかも、この
表面の実質の格子は、母基板１のそれに一致している。
従って、この上にさらに活性エピ層５をエピ成長させる
ことは、あたかも、絶縁層４がなく、直接に母基板１上
にエピ成長するのと同等であり、良好なエピ膜を形成で
きることになる。
次に、具体的実施例を説明する。イオン化型分子線エピ
装置を用いて、他と比較し易い例として、母基板１とし
てSi、絶縁材層２としてAl2O3、活性エピ層５および緩
衝層３としてやはりSiをエピ成長した例を以下に詳述す
る。Si源として、水冷Ｅ−gunを用い、またAl源として
同じくＥ−gunを用い、O2ガスを高速のオン・オフチェ
ックバルブを通してバリアブルリークバルブから微小量
導入し、Al分子線と混合すると同時に、イオンシャワー
を浴びせ、イオン化せしめた。SiおよびAl2O3源には各
々シャッターが取り付けられている。先ず（111）Si基
板を洗浄した後、上記分子線エピ装置中に充填し、エピ
成長室内にて、800℃に加熱しながら、0.6Å/Sという遅
い速度でSi分子線を照射し、表面クリーニングを行っ
た。次に成長速度を約４Å/Sに上昇せしめると同時に、
基板の温度を700℃に低下せしめた。この間にSi層が約2
00Å形成される。シャッターによりSi分子線を止め、チ
ェックバルブとAlのシャッターとを開け、Al、Ｏおよび
その化合物より成るイオン化ビームを照射せしめた。形
成速度は約２Å/Sである。このシャッターの開閉によ
り、交互に層を形成した後、最終的に活性エピ層５とし
てSi層を厚さ１μｍ形成した。Al2O3層およびその間に
介在せしめるSi層を各々計約0.3μｍ形成した。絶縁層
４の層厚は0.6μｍである。なお、絶縁材層２について
は、RHEEDにより、Al2O3であることを確認した。
装置を用いて、他と比較し易い例として、母基板１とし
てSi、絶縁材層２としてAl2O3、活性エピ層５および緩
衝層３としてやはりSiをエピ成長した例を以下に詳述す
る。Si源として、水冷Ｅ−gunを用い、またAl源として
同じくＥ−gunを用い、O2ガスを高速のオン・オフチェ
ックバルブを通してバリアブルリークバルブから微小量
導入し、Al分子線と混合すると同時に、イオンシャワー
を浴びせ、イオン化せしめた。SiおよびAl2O3源には各
々シャッターが取り付けられている。先ず（111）Si基
板を洗浄した後、上記分子線エピ装置中に充填し、エピ
成長室内にて、800℃に加熱しながら、0.6Å/Sという遅
い速度でSi分子線を照射し、表面クリーニングを行っ
た。次に成長速度を約４Å/Sに上昇せしめると同時に、
基板の温度を700℃に低下せしめた。この間にSi層が約2
00Å形成される。シャッターによりSi分子線を止め、チ
ェックバルブとAlのシャッターとを開け、Al、Ｏおよび
その化合物より成るイオン化ビームを照射せしめた。形
成速度は約２Å/Sである。このシャッターの開閉によ
り、交互に層を形成した後、最終的に活性エピ層５とし
てSi層を厚さ１μｍ形成した。Al2O3層およびその間に
介在せしめるSi層を各々計約0.3μｍ形成した。絶縁層
４の層厚は0.6μｍである。なお、絶縁材層２について
は、RHEEDにより、Al2O3であることを確認した。
以上の工程により、Al2O3層からなる絶縁材層２とSi層
からなる緩衝層３との厚さを下記第１表に示すように種
々に変えてエピ成長を行った。得られた試料表面をSecc
o液でエッチングし、欠陥密度を計測した。なおRHEEDに
よる解析では、全ての試料は明確な（111）像を示し、
良好なエピ膜が成長していることを示していた。
からなる緩衝層３との厚さを下記第１表に示すように種
々に変えてエピ成長を行った。得られた試料表面をSecc
o液でエッチングし、欠陥密度を計測した。なおRHEEDに
よる解析では、全ての試料は明確な（111）像を示し、
良好なエピ膜が成長していることを示していた。
上記第１表のNo.1,2の試料のように、緩衝層３が全くな
い場合には、極端に欠陥密度が大きい。ところが本発明
におけるように、緩衝層３を１〜２層挿入するだけで、
No.3,4の試料のように、欠陥密度が３〜４桁と大幅に減
少する。さらに欠陥の原因となる絶縁材層２の厚みを薄
くし、緩衝層３も薄く、かつ多数挿入することによっ
て、さらに欠陥密度が低下してゆき、絶縁材層２を300
Å以下、緩衝層３を350Å以下の厚みとすると、欠陥密
度は102/cm2より小さくなる。102/cm2以下の欠陥密度
は、Si基板上に直接エピ成長したのと同じである。絶縁
材層２の総厚は、0.3μｍと同じであるに拘らず、薄く
分割することによって欠陥が大幅に減少しており、本発
明の効果が顕著に出ている。
い場合には、極端に欠陥密度が大きい。ところが本発明
におけるように、緩衝層３を１〜２層挿入するだけで、
No.3,4の試料のように、欠陥密度が３〜４桁と大幅に減
少する。さらに欠陥の原因となる絶縁材層２の厚みを薄
くし、緩衝層３も薄く、かつ多数挿入することによっ
て、さらに欠陥密度が低下してゆき、絶縁材層２を300
Å以下、緩衝層３を350Å以下の厚みとすると、欠陥密
度は102/cm2より小さくなる。102/cm2以下の欠陥密度
は、Si基板上に直接エピ成長したのと同じである。絶縁
材層２の総厚は、0.3μｍと同じであるに拘らず、薄く
分割することによって欠陥が大幅に減少しており、本発
明の効果が顕著に出ている。
次に、（111）Si面上に0.1μｍ幅のライン／スペースの
酸化膜のマスクを形成して、上述のような実験を繰り返
し行なった。その結果を下記第２表に示す。上記第１表
に比べて、さらに１桁程度欠陥密度が低減されており、
やはり本発明の効果が確認された。
酸化膜のマスクを形成して、上述のような実験を繰り返
し行なった。その結果を下記第２表に示す。上記第１表
に比べて、さらに１桁程度欠陥密度が低減されており、
やはり本発明の効果が確認された。
なお、以上の説明から明らかなように、また実験結果を
合わせて考察することにより、本発明は、SiとAl2O3と
の組合せのみならず、他のエピ成長が可能な材料の組み
合せに適用できることは明らかである。
合わせて考察することにより、本発明は、SiとAl2O3と
の組合せのみならず、他のエピ成長が可能な材料の組み
合せに適用できることは明らかである。
発明の効果 以上述べたごとく本発明によれば、格子定数の違いによ
る影響を少なくできるので、欠陥の発生が少なくなって
エピ成長を殆んど欠陥がない状態で続けることができ、
活性エピ層は、あたかも母基板上に直接にエピ成長する
場合と同等な良好なエピ膜として形成でき、かつエピ成
長のみの工程なので工程数も少なく済む。これにより、
欠陥密度の大幅に低減されたSOI基板を得ることがで
き、この基板は、高速・高集積の半導体装置への応用が
期待される。
る影響を少なくできるので、欠陥の発生が少なくなって
エピ成長を殆んど欠陥がない状態で続けることができ、
活性エピ層は、あたかも母基板上に直接にエピ成長する
場合と同等な良好なエピ膜として形成でき、かつエピ成
長のみの工程なので工程数も少なく済む。これにより、
欠陥密度の大幅に低減されたSOI基板を得ることがで
き、この基板は、高速・高集積の半導体装置への応用が
期待される。
第１図は本発明の実施例における半導体基板の概略断面
図、第２図は結晶欠陥の発生の説明図、第３図は結晶欠
陥の発生を解消する説明図である。 １……母基板、２……絶縁材層、３……緩衝層、４……
絶縁層、５……活性エピ層。
図、第２図は結晶欠陥の発生の説明図、第３図は結晶欠
陥の発生を解消する説明図である。 １……母基板、２……絶縁材層、３……緩衝層、４……
絶縁層、５……活性エピ層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 直人 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭55−38020（ＪＰ，Ａ) 特開 昭53−17069（ＪＰ，Ａ) 特開 昭59−75620（ＪＰ，Ａ)
Claims (2)
- 【請求項１】シリコン母基板上に、300Å以下の厚さのA
l2O3層と、前記母基板と同じ材質で350Å以下の厚さの
シリコン緩衝層とが交互に多層形成された絶縁層をヘテ
ロエピ成長により形成し、このヘテロエピ絶縁層上に活
性シリコンエピ層を形成することを特徴とする半導体基
板の製造方法。 - 【請求項２】絶縁層および活性エピ層を、母基板上に島
状あるいは縞状にヘテロエピ成長させた特許請求の範囲
第１項記載の半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148903A JPH0782995B2 (ja) | 1985-07-05 | 1985-07-05 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148903A JPH0782995B2 (ja) | 1985-07-05 | 1985-07-05 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629623A JPS629623A (ja) | 1987-01-17 |
| JPH0782995B2 true JPH0782995B2 (ja) | 1995-09-06 |
Family
ID=15463244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148903A Expired - Lifetime JPH0782995B2 (ja) | 1985-07-05 | 1985-07-05 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782995B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2828152B2 (ja) * | 1991-08-13 | 1998-11-25 | 富士通 株式会社 | 薄膜形成方法、多層構造膜及びシリコン薄膜トランジスタの形成方法 |
| US5480818A (en) * | 1992-02-10 | 1996-01-02 | Fujitsu Limited | Method for forming a film and method for manufacturing a thin film transistor |
| KR20230006964A (ko) | 2021-07-05 | 2023-01-12 | 삼성전자주식회사 | 반도체 장치 |
-
1985
- 1985-07-05 JP JP60148903A patent/JPH0782995B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS629623A (ja) | 1987-01-17 |
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