JPH0783021B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はたとえば、半導体集積回路などにおいて、接続
部での配線を平担化し、断線のない良好な配線形成を目
的とした半導体装置の製造方法に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, for example, in a semiconductor integrated circuit, in which the wiring at a connecting portion is flattened and a good wiring is formed without disconnection. .
従来の技術 半導体集積回路の製造方法について、シリコン基板上に
形成した拡散層と配線との接続穴であるコンタクトホー
ル部に、化学気相成長（CVD）法によりタングステン膜
を選択的に形成し、コンタクトホール部での配線の平担
化を行う従来の方法を用い、二層配線を形成した例を第
２図（ａ）〜（ｄ）の工程順断面図に示し、以下、説明
を行う。2. Description of the Related Art Regarding a method of manufacturing a semiconductor integrated circuit, a tungsten film is selectively formed by a chemical vapor deposition (CVD) method in a contact hole portion that is a connection hole between a diffusion layer formed on a silicon substrate and a wiring, An example in which a two-layer wiring is formed by using the conventional method of flattening the wiring in the contact hole portion is shown in the process sequence cross-sectional views of FIGS. 2A to 2D, and will be described below.
まず、第２図（ａ）に示すように、シリコン基板１を熱
酸化して、ゲート酸化膜２を形成した後、リンをドープ
したポリシリコンによりゲート電極３を形成する。First, as shown in FIG. 2A, the silicon substrate 1 is thermally oxidized to form the gate oxide film 2, and then the gate electrode 3 is formed from phosphorus-doped polysilicon.
つぎに、ゲート電極３を注入マスクとして用い、ヒ素イ
オンを注入し、1000℃、10分のアニールを行い拡散層５
を形成する。つぎに、CVD法により、絶縁膜６を形成し
た後、フォトレジストをマスクとしたエッチングにより
コンタクトホール７を形成する。その後、ソースガスと
してWF6，H2を用い、CVD法により、第２図（ｂ）に示す
ように、コンタクトホール７にタングステン膜８を選択
的に形成し、コンタクトホール７をタングステン膜８で
埋める。この場合のタングステンの形成反応はシリコン
基板１との反応を含め、下記の２つの式により進行して
いる。Next, using the gate electrode 3 as an implantation mask, arsenic ions are implanted and annealed at 1000 ° C. for 10 minutes to perform diffusion layer 5
To form. Next, after forming the insulating film 6 by the CVD method, the contact hole 7 is formed by etching using the photoresist as a mask. After that, using WF 6 and H 2 as a source gas, a tungsten film 8 is selectively formed in the contact hole 7 by the CVD method as shown in FIG. fill in. The reaction for forming tungsten in this case, including the reaction with the silicon substrate 1, proceeds according to the following two equations.
2WF6＋3Si→2W＋3SiF6↑ （１） WF6＋3H2→Ｗ＋6HF↑ （２） すなわち、シリコン基板上にタングステン膜を選択的に
形成する場合、反応初期において上記反応式（１）の反
応が生じ、その後シリコン基板１上にタングステン膜が
150Å程度以上形成されるとタングステン膜自身が触媒
となり上記反応式（２）の反応が生じ、タングステン膜
上にタングステン膜が選択的に形成されることにより、
コンタクトホール７をタングステン８で埋める。つぎ
に、第２図（ｃ）のように配線用のアルミニウム膜13を
スパッタ法により形成し、フォトレジストをマスクとし
た選択エッチングによりアルミニウム膜13のパターニン
グを行い配線を形成する。つぎに、第２図（ｄ）のよう
に、CVD法により、第２の絶縁膜10を形成し、一層目と
同様の方法によりコンタクトホールを形成後、再び、CV
D法により、コンタクトホール部にタングステン11を選
択的に形成する。そして、つぎに第２のアルミニウム膜
14をスパッタ法により形成した後、第１のアルミニウム
膜13の場合と同様にパターニングにより二層目の配線を
形成し、これにより、半導体集積回路の二層配線を完了
する。2WF 6 + 3Si → 2W + 3SiF 6 ↑ (1) WF 6 + 3H 2 → W + 6HF ↑ (2) That is, when the tungsten film is selectively formed on the silicon substrate, the reaction of the above reaction formula (1) occurs, After that, a tungsten film is formed on the silicon substrate 1.
When it is formed over 150 Å, the tungsten film itself acts as a catalyst to cause the reaction of the above reaction formula (2), and the tungsten film is selectively formed on the tungsten film.
The contact hole 7 is filled with tungsten 8. Next, as shown in FIG. 2C, an aluminum film 13 for wiring is formed by a sputtering method, and the aluminum film 13 is patterned by selective etching using a photoresist as a mask to form a wiring. Next, as shown in FIG. 2D, a second insulating film 10 is formed by a CVD method, a contact hole is formed by the same method as that of the first layer, and then CV is performed again.
Tungsten 11 is selectively formed in the contact hole portion by the D method. Then, the second aluminum film
After 14 is formed by the sputtering method, the second layer wiring is formed by patterning similarly to the case of the first aluminum film 13, whereby the double layer wiring of the semiconductor integrated circuit is completed.
発明が解決しようとする問題点 上記方法によりコンタクトホール部へタングステンを選
択的に形成し、スパッタ法によりアルミニウム膜を形成
した場合、コンタクトホール部での平担化は可能である
が、第２図（ｃ）に示すように、ゲート電極端の段差部
ではスパッタ法により形成したアルミニウム膜のカバレ
ッジ特性は悪い。とりわけ、第２の絶縁膜10、第２のア
ルミニウム膜14を形成すると段差部でのカバレッジはさ
らに悪くなるため、多層配線の形成においてアルミニウ
ムの断線、あるいはエレクトロマイグレーションによる
配線抵抗の劣化等の問題をひき起こす。また配線にアル
ミニウムを用いるため、高温処理ができない等の問題が
ある。Problems to be Solved by the Invention When tungsten is selectively formed in the contact hole portion by the above method and an aluminum film is formed by the sputtering method, it is possible to flatten the contact hole portion. As shown in (c), the coverage characteristic of the aluminum film formed by the sputtering method is poor at the step portion at the end of the gate electrode. In particular, when the second insulating film 10 and the second aluminum film 14 are formed, the coverage at the stepped portion is further deteriorated. Therefore, problems such as disconnection of aluminum in the formation of multilayer wiring or deterioration of wiring resistance due to electromigration occur. Wake up. Further, since aluminum is used for the wiring, there is a problem that high temperature processing cannot be performed.
本発明は、上記問題点を解決するものであり、微細化、
高集積化、高速化および３次元化を要する超LSIにおい
て有効な半導体装置の製造方法を提供するものである。The present invention is to solve the above problems, miniaturization,
A method for manufacturing a semiconductor device, which is effective in a VLSI that requires high integration, high speed, and three-dimensionalization.
問題点を解決するための手段 本発明は、コンタクトホール部に高融点金属を選択的に
形成し、コンタクトホールを高融点金属で埋めた後、反
応室内にシランガスを導入することにより金属シリサイ
ド膜をコンタクトホール部の高融点金属上のみならず、
コンタクトホール部以外の絶縁膜上に形成し、フォトレ
ジストをマスクとして選択エッチングによる配線形成を
行った後、化学気相成長で絶縁膜を形成し、熱処理によ
りフローさせる工程を繰り返すことにより、デバイスの
平担化を行いステップカバレッジの良好な多層配線を形
成するものである。Means for Solving the Problems According to the present invention, a metal silicide film is formed by selectively forming a refractory metal in a contact hole portion, filling the contact hole with the refractory metal, and then introducing silane gas into the reaction chamber. Not only on the refractory metal in the contact hole,
After forming the wiring on the insulating film other than the contact hole portion and using the photoresist as a mask to form the wiring by selective etching, the insulating film is formed by chemical vapor deposition and the process of flowing by heat treatment is repeated, thereby The flattening is performed to form a multi-layer wiring having good step coverage.
作用 コンタクトホール部を高融点金属で埋めた後、高融点金
属シリサイド膜をウェハー表面に一様に形成するため、
コンタクトホール部での平担化が可能なことと、高融点
シリサイド配線であるため下地の絶縁膜との密着性が良
いことに加えて層間絶縁膜を高温処理によりフローさせ
る工程を繰り返すことが可能であり、多層化あるいは三
次元化を目的とした半導体装置の製造に非常に有利であ
る。After filling the contact hole with refractory metal, to form a refractory metal silicide film uniformly on the wafer surface,
In addition to being able to flatten the contact hole and having good adhesion to the underlying insulating film due to the high melting point silicide wiring, it is possible to repeat the process of flowing the interlayer insulating film by high temperature treatment. Therefore, it is very advantageous for manufacturing a semiconductor device for the purpose of multi-layering or three-dimensionalization.
実施例 以下、本発明の実施例を用いて本発明を具体的に詳述す
る。第１図（ａ）〜（ｄ）は本発明の実施に際し、タン
グステンシリサイドを配線材料として用いた場合の半導
体集積回路の製造工程順断面図である。Examples Hereinafter, the present invention will be described in detail with reference to Examples of the present invention. 1A to 1D are cross-sectional views in order of manufacturing steps of a semiconductor integrated circuit in which tungsten silicide is used as a wiring material in practicing the present invention.
まず、第１図（ａ）に示すようにＰ型で方位面（100）
のシリコン基板１を熱酸化し、200Åのゲート酸化膜２
を形成を行った後、ゲート酸化膜２上にリンをドープし
たポリシリコン３を2000Å形成し、その後CVD装置の反
応室内でウェハーを350℃に加熱し、ソースガスとしてW
F6，SiH4を導入し、下記（３）式の反応に基きポリシリ
コン３上にタングステンシリサイド膜４を2500Å形成
し、パターニングを行いゲート電極を形成する。First, as shown in Fig. 1 (a), a P-type azimuth plane (100)
200 Å gate oxide film 2 by thermally oxidizing the silicon substrate 1 of
After the formation of the film, the phosphorus-doped polysilicon 3 is formed on the gate oxide film 2 to 2000 liters, and then the wafer is heated to 350 ° C. in the reaction chamber of the CVD device, and W is used as a source gas.
After introducing F 6 and SiH 4 , a tungsten silicide film 4 of 2500 Å is formed on the polysilicon 3 based on the reaction of the following formula (3), and patterning is performed to form a gate electrode.
WF6＋2SiH4→WSi2＋6HF↑＋H2↑ （３） 次にゲート電極を注入のマスクとして用い、ヒ素イオン
を注入し、1000℃のN2ガス中で10分アニールを行い拡散
層５を形成する。次に、CVD法により、9500Åの絶縁膜
６を形成し、900℃,90分のフロー処理を行った後、第２
図（ｂ）のようにフォトレジストをマスクとしたエッチ
ングによりコンタクトホール７を形成する。その後、CV
D装置の反応室内にソースガスとしてWF6，H2を導入し、
第１図（ｃ）に示すように、コンタクトホール７にタン
グステン膜８を選択的に形成し、コンタクトホール７を
タングステンで埋める。その後、反応室内に水素ガスの
導入を止め、シランガスを導入し、タングステンシリサ
イド膜９を、コンタクトホール７に形成したタングステ
ン膜８および絶縁膜６上にCVD法により連続的に成長さ
せる。その後、フォトレジストをマスクとしたエッチン
グによるパターンを形成を行った後、8000Åの二層目の
絶縁膜10をCVD法により形成し、一層目の場合と同様に
絶縁膜10にフローを行った後、第１図（ｄ）のように絶
縁膜10にコンタクトホールを形成し、同様の方法により
タングステン11で埋めた後、連続してタングステンシリ
サイド膜12を形成し、パターニングを行い二層目の配線
形成を行う。WF 6 ＋ 2SiH 4 → WSi 2 ＋ 6HF ↑ ＋ H 2 ↑ (3) Next, using the gate electrode as a mask for implantation, arsenic ions are implanted and annealed in N 2 gas at 1000 ° C. for 10 minutes to form a diffusion layer 5. To do. Next, a 9500Å insulating film 6 is formed by a CVD method, and a flow treatment is performed at 900 ° C. for 90 minutes.
Contact holes 7 are formed by etching using a photoresist as a mask as shown in FIG. Then CV
Introducing WF 6 and H 2 as source gas into the reaction chamber of D device,
As shown in FIG. 1C, a tungsten film 8 is selectively formed in the contact hole 7 and the contact hole 7 is filled with tungsten. After that, the introduction of hydrogen gas is stopped in the reaction chamber, and silane gas is introduced, and the tungsten silicide film 9 is continuously grown on the tungsten film 8 and the insulating film 6 formed in the contact hole 7 by the CVD method. After that, after forming a pattern by etching using a photoresist as a mask, after forming the 8000 Å second-layer insulating film 10 by the CVD method, after performing a flow to the insulating film 10 as in the case of the first layer , A contact hole is formed in the insulating film 10 as shown in FIG. 1 (d), and after being filled with tungsten 11 by the same method, a tungsten silicide film 12 is continuously formed and patterned to form a second layer wiring. Form.
発明の効果 本発明によれば、コンタクトホールを高融点金属で埋
め、コンタクトホール部での配線を平担化するととも
に、コンタクトホール部を高融点金属で埋めた後、連続
して高融点金属シリサイド膜をCVD法で形成し、これを
フォトレジストをマスクとしてエッチングし配線形成を
行っているため、下地の絶縁膜との密着性が優れている
ことに加えて、層間絶縁膜のフローを繰り返すことによ
る平担化が可能となり、多層配線あるいは三次元の半導
体装置の製造に極めて有利である。According to the present invention, the contact hole is filled with a refractory metal to flatten the wiring in the contact hole portion, and the contact hole portion is filled with the refractory metal, and then the refractory metal silicide is continuously formed. Since the film is formed by the CVD method and the wiring is formed by etching the film using a photoresist as a mask, the adhesion with the underlying insulating film is excellent and the flow of the interlayer insulating film is repeated. This makes it possible to flatten the structure, which is extremely advantageous for manufacturing multilayer wiring or a three-dimensional semiconductor device.
第１図（ａ）〜（ｄ）は本発明の方法の一実施例による
工程順断面図、第２図（ａ）〜（ｄ）は従来の方法によ
る工程順断面図である。 １……シリコン基板、２……ゲート酸化膜、３……ポリ
シリコン、４……タングステンシリサイド膜、５……拡
散層、６……絶縁膜、７……コンタクトホール、８……
タングステン膜、９……タングステンシリサイド膜、10
……絶縁膜、11……タングステン膜、12……タングステ
ンシリサイド膜。1 (a) to 1 (d) are process step sectional views according to an embodiment of the method of the present invention, and FIGS. 2 (a) to 2 (d) are process step sectional views according to the conventional method. 1 ... Silicon substrate, 2 ... Gate oxide film, 3 ... Polysilicon, 4 ... Tungsten silicide film, 5 ... Diffusion layer, 6 ... Insulating film, 7 ... Contact hole, 8 ...
Tungsten film, 9 ... Tungsten silicide film, 10
…… Insulating film, 11 …… Tungsten film, 12 …… Tungsten silicide film.
Claims (1)
工程、前記絶縁膜を熱処理によりフローさせる第２の工
程、フォトレジストをマスクとしたエッチングにより、
前記絶縁膜上に接続穴を形成する第３の工程、CVD反応
室に置かれた前記シリコン基板に高融点金属生成ガスお
よび水素ガスを導入して前記接続穴に高融点金属を選択
的に形成し、前記接続穴を高融点金属で埋める第４の工
程、続いて前記CVD反応室への前記水素ガスの導入を遮
断し、シランガスを導入して前記絶縁膜上および前記接
続穴上の高融点金属上に金属シリサイド膜を形成する第
５の工程、フォトレジストをマスクとして前記金属シリ
サイド膜を選択エッチングし配線パターンを形成する第
６の工程、を含むことを特徴とする半導体装置の製造方
法。1. A first step of forming an insulating film on a silicon substrate, a second step of flowing the insulating film by heat treatment, and an etching using a photoresist as a mask.
Third step of forming a connection hole on the insulating film, introducing a refractory metal generating gas and hydrogen gas into the silicon substrate placed in a CVD reaction chamber to selectively form a refractory metal in the connection hole Then, the fourth step of filling the connection hole with a refractory metal, followed by shutting off the introduction of the hydrogen gas into the CVD reaction chamber and introducing a silane gas into the refractory metal on the insulating film and the connection hole. A method of manufacturing a semiconductor device, comprising: a fifth step of forming a metal silicide film on a metal; and a sixth step of selectively etching the metal silicide film using a photoresist as a mask to form a wiring pattern.
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