JPH0783066B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0783066B2 JPH0783066B2 JP1208806A JP20880689A JPH0783066B2 JP H0783066 B2 JPH0783066 B2 JP H0783066B2 JP 1208806 A JP1208806 A JP 1208806A JP 20880689 A JP20880689 A JP 20880689A JP H0783066 B2 JPH0783066 B2 JP H0783066B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置の製造方法に関するもので、特に
不揮発性半導体記憶装置の製造に好適なものである。
不揮発性半導体記憶装置の製造に好適なものである。
（従来の技術） 従来、不揮発性半導体記憶装置（EPROM）におけるメモ
リセルトランジスタは、例えば第８図に示すように構成
されている。即ち、半導体基板（シリコン基板）１の素
子領域上には、二層ゲート構造のゲート電極部25が形成
される。このゲート電極部25は、半導体基板１の主表面
上に第１のゲート絶縁膜３、浮遊ゲート電極４、第２の
ゲート絶縁膜５、制御ゲート電極６、及び絶縁膜７が順
次積層されて形成される。上記ゲート電極部25の側壁に
は、上記絶縁膜７が形成されている。この側壁の絶縁膜
７は、上記制御ゲート電極６上に絶縁膜７が形成される
際に同時に形成されたものである。上記ゲート電極部25
の下方の基板１中におけるチャネル領域の両側には、浮
遊ゲート型MOSトランジスタのソース領域，ドレイン領
域となる不純物拡散領域14,16がそれぞれ形成される。
第８図に示す構造では、隣接する二つの浮遊ゲート型MO
Sトランジスタ（メモリセルトランジスタ）における不
純物拡散領域16が共用されている。上記半導体基体の全
面上には層間絶縁膜21が形成され、この層間絶縁膜21に
おける不純物拡散領域の一方（例えばドレイン領域16）
上にはコンタクトホール26が形成されている。そして、
上記層間絶縁膜21上には、上記コンタクトホール26を介
してドレイン領域16とコンタクトするようにビット線と
して働く金属配線（例えばアルミニウム配線）24が形成
される。
リセルトランジスタは、例えば第８図に示すように構成
されている。即ち、半導体基板（シリコン基板）１の素
子領域上には、二層ゲート構造のゲート電極部25が形成
される。このゲート電極部25は、半導体基板１の主表面
上に第１のゲート絶縁膜３、浮遊ゲート電極４、第２の
ゲート絶縁膜５、制御ゲート電極６、及び絶縁膜７が順
次積層されて形成される。上記ゲート電極部25の側壁に
は、上記絶縁膜７が形成されている。この側壁の絶縁膜
７は、上記制御ゲート電極６上に絶縁膜７が形成される
際に同時に形成されたものである。上記ゲート電極部25
の下方の基板１中におけるチャネル領域の両側には、浮
遊ゲート型MOSトランジスタのソース領域，ドレイン領
域となる不純物拡散領域14,16がそれぞれ形成される。
第８図に示す構造では、隣接する二つの浮遊ゲート型MO
Sトランジスタ（メモリセルトランジスタ）における不
純物拡散領域16が共用されている。上記半導体基体の全
面上には層間絶縁膜21が形成され、この層間絶縁膜21に
おける不純物拡散領域の一方（例えばドレイン領域16）
上にはコンタクトホール26が形成されている。そして、
上記層間絶縁膜21上には、上記コンタクトホール26を介
してドレイン領域16とコンタクトするようにビット線と
して働く金属配線（例えばアルミニウム配線）24が形成
される。
ところで、上述したようなEPROMを製造する際、コンタ
クトホール26の形成には、マスク合わせの基準として素
子分離用のフィールド酸化膜（図示せず）が用いられ
る。このコンタクトホール26の形成時には、マスクの合
わせずれに対する余裕を充分考慮しなければならない。
この合わせ余裕がないと、極端な場合にはゲート電極部
25の側壁の絶縁膜７がエッチングされ、アルミニウム配
線24とメモリセルトランジスタの制御ゲート電極６ある
いは浮遊ゲート電極４とがショートしてしまう。
クトホール26の形成には、マスク合わせの基準として素
子分離用のフィールド酸化膜（図示せず）が用いられ
る。このコンタクトホール26の形成時には、マスクの合
わせずれに対する余裕を充分考慮しなければならない。
この合わせ余裕がないと、極端な場合にはゲート電極部
25の側壁の絶縁膜７がエッチングされ、アルミニウム配
線24とメモリセルトランジスタの制御ゲート電極６ある
いは浮遊ゲート電極４とがショートしてしまう。
従って、上述した従来のEPROMでは、セルを微細化する
際、ゲート電極部とコンタクトホールとのマスク合わせ
の余裕として露光システム等により定められるある一定
の値が必要となる。このため、メモリセルトランジスタ
の間隔を狭めることができないという問題があった。
際、ゲート電極部とコンタクトホールとのマスク合わせ
の余裕として露光システム等により定められるある一定
の値が必要となる。このため、メモリセルトランジスタ
の間隔を狭めることができないという問題があった。
このような問題を解決すべく、本発明者はコンタクトホ
ールの開孔に際して、制御ゲート電極及び浮遊ゲート電
極とコンタクトホールとのマスク合わせの余裕を縮小で
き、微細化することができる半導体集積回路およびその
製造方法を既に提案している（本願出願人の出願に係わ
る特願昭63−78980号）。上記の出願に係わる半導体集
積回路の一例を、第９図（ａ），（ｂ）に示している。
第９図（ａ）はパターン平面図、第９図（ｂ）は第９図
（ａ）のＸ−Ｘ′線に沿った断面構成図である。
ールの開孔に際して、制御ゲート電極及び浮遊ゲート電
極とコンタクトホールとのマスク合わせの余裕を縮小で
き、微細化することができる半導体集積回路およびその
製造方法を既に提案している（本願出願人の出願に係わ
る特願昭63−78980号）。上記の出願に係わる半導体集
積回路の一例を、第９図（ａ），（ｂ）に示している。
第９図（ａ）はパターン平面図、第９図（ｂ）は第９図
（ａ）のＸ−Ｘ′線に沿った断面構成図である。
この半導体集積回路は、浮遊ゲート電極４と制御ゲート
電極６との積層構造パターンに対して、自己整合的にソ
ース領域14及びドレイン領域16が形成された浮遊ゲート
型MOSトランジスタからなるメモリセルアレイを有して
いる。ゲート電極部25の上面及び側壁には絶縁膜7,11が
それぞれ形成され、この側壁の絶縁膜11をオフセット領
域としてドレイン領域16のチャネル側端部が他の領域よ
りも低濃度の不純物拡散領域15となっている。そして、
このドレイン領域16の表面及びこの領域16の両端部上の
ゲート電極部25の少なくとも側壁の絶縁膜11を覆うよう
に低抵抗材料からなる導電層19が形成され、この導電層
19上に金属配線24が自己整合的に形成されてコンタクト
部が形成されていることを特徴とする。なお、第９図
（ａ），（ｂ）において、１は半導体基板、２は素子分
離用のフィールド酸化膜、３は第１のゲート絶縁膜、４
は浮遊ゲート電極、５は第２のゲート絶縁膜、６は制御
ゲート電極、21は層間絶縁膜である。
電極６との積層構造パターンに対して、自己整合的にソ
ース領域14及びドレイン領域16が形成された浮遊ゲート
型MOSトランジスタからなるメモリセルアレイを有して
いる。ゲート電極部25の上面及び側壁には絶縁膜7,11が
それぞれ形成され、この側壁の絶縁膜11をオフセット領
域としてドレイン領域16のチャネル側端部が他の領域よ
りも低濃度の不純物拡散領域15となっている。そして、
このドレイン領域16の表面及びこの領域16の両端部上の
ゲート電極部25の少なくとも側壁の絶縁膜11を覆うよう
に低抵抗材料からなる導電層19が形成され、この導電層
19上に金属配線24が自己整合的に形成されてコンタクト
部が形成されていることを特徴とする。なお、第９図
（ａ），（ｂ）において、１は半導体基板、２は素子分
離用のフィールド酸化膜、３は第１のゲート絶縁膜、４
は浮遊ゲート電極、５は第２のゲート絶縁膜、６は制御
ゲート電極、21は層間絶縁膜である。
上記第９図（ａ），（ｂ）に示したような半導体集積回
路によれば、コンタクトホールの開孔に際して、ゲート
電極部とコンタクトホールとのマスク合わせの余裕を縮
小でき、微細化することができる。
路によれば、コンタクトホールの開孔に際して、ゲート
電極部とコンタクトホールとのマスク合わせの余裕を縮
小でき、微細化することができる。
ところで、上述したような構成では、第９図（ａ）から
わかるように、素子分離のためのフィールド酸化膜２が
島状に形成されている。このため、ゲート電極部25（絶
縁膜7,11）の端部とフィールド酸化膜２の端部との距離
ｄを、マスク合わせの余裕を充分考慮して設定しない
と、マスク合わせずれが生じた際に、ソース領域14の形
成幅が狭まり、回路特性が劣化してしまう。そこで、フ
ィールド酸化膜２を第10図に示すように、並列な帯状に
形成する方法が考えられる。即ち、レジストマスクとゲ
ート電極部25とをマスクにして、フィールド酸化膜２を
選択的に除去し、ゲート電極部25とフィールド酸化膜２
をマスクとして自己整合的にソース領域14を形成する。
このようにすれば、マスク合わせずれに対する合わせ余
裕をとる必要がなくなり、高集積化が可能となる。
わかるように、素子分離のためのフィールド酸化膜２が
島状に形成されている。このため、ゲート電極部25（絶
縁膜7,11）の端部とフィールド酸化膜２の端部との距離
ｄを、マスク合わせの余裕を充分考慮して設定しない
と、マスク合わせずれが生じた際に、ソース領域14の形
成幅が狭まり、回路特性が劣化してしまう。そこで、フ
ィールド酸化膜２を第10図に示すように、並列な帯状に
形成する方法が考えられる。即ち、レジストマスクとゲ
ート電極部25とをマスクにして、フィールド酸化膜２を
選択的に除去し、ゲート電極部25とフィールド酸化膜２
をマスクとして自己整合的にソース領域14を形成する。
このようにすれば、マスク合わせずれに対する合わせ余
裕をとる必要がなくなり、高集積化が可能となる。
しかしながら、このような方法でソース領域14を形成す
る場合、ドレイン側のコンタクト部に第９図（ａ），
（ｂ）のように低抵抗材料からなる導電層19を介在させ
て自己整合的にコンタクトを取ろうとすると、そのまま
では形成できず製造工程がかなり複雑になる。例えば、
先ずフィールド酸化膜２を選択的に除去するために、レ
ジストマスクと第９図（ｂ）中のゲート電極部25の絶縁
膜７をマスクとした自己整合的なエッチングを行なう必
要があるが、この際、露出している絶縁膜７が同時にエ
ッチングで除去され、制御ゲート電極６が露出してしま
う。従って、この後コンタクト部を覆う導電層19を形成
するためには、露出している制御ゲート電極６と導電層
19を電気的に分離するための絶縁膜を新たに形成する等
の対策を抗じなければならない。
る場合、ドレイン側のコンタクト部に第９図（ａ），
（ｂ）のように低抵抗材料からなる導電層19を介在させ
て自己整合的にコンタクトを取ろうとすると、そのまま
では形成できず製造工程がかなり複雑になる。例えば、
先ずフィールド酸化膜２を選択的に除去するために、レ
ジストマスクと第９図（ｂ）中のゲート電極部25の絶縁
膜７をマスクとした自己整合的なエッチングを行なう必
要があるが、この際、露出している絶縁膜７が同時にエ
ッチングで除去され、制御ゲート電極６が露出してしま
う。従って、この後コンタクト部を覆う導電層19を形成
するためには、露出している制御ゲート電極６と導電層
19を電気的に分離するための絶縁膜を新たに形成する等
の対策を抗じなければならない。
（発明が解決しようとする課題） 上述したように、従来の半導体装置の製造方法では、ゲ
ート電極部とソースあるいはドレイン導出用のコンタク
トホールとのマスク合わせの余裕を充分に持たせる必要
がり、メモリセルトランジスタの間隔を狭めることがで
きない。そこでこの問題を解決しようとすると回路特性
が劣化する恐れが生じ、回路特性の劣化を招くことなく
高集積化を達成しようとすると製造工程が複雑となる欠
点があった。
ート電極部とソースあるいはドレイン導出用のコンタク
トホールとのマスク合わせの余裕を充分に持たせる必要
がり、メモリセルトランジスタの間隔を狭めることがで
きない。そこでこの問題を解決しようとすると回路特性
が劣化する恐れが生じ、回路特性の劣化を招くことなく
高集積化を達成しようとすると製造工程が複雑となる欠
点があった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、回路特性の劣化や製造工程の
複雑化を招くことなく高集積化が可能な半導体装置の製
造方法を提供することである。
その目的とするところは、回路特性の劣化や製造工程の
複雑化を招くことなく高集積化が可能な半導体装置の製
造方法を提供することである。
［発明の構成］ （課題を解決するための手段と作用） 即ち、この発明の請求項１に記載した半導体装置の製造
方法は、第１導電型の半導体基板表面に互いに離間して
平行に延在する帯状の第１の絶縁膜を形成する工程と、
前記半導体基板上及び前記第１の絶縁膜上に、前記帯状
の第１の絶縁膜の長手方向と交差するように、第２の絶
縁膜、浮遊ゲート電極、第３の絶縁膜、制御ゲート電
極、第４の絶縁膜、及びこの第４の絶縁膜よりエッチン
グ速度が遅いエッチングストップ膜から成る積層ゲート
構造を複数本、平行に延在させて形成する工程と、前記
平行に延在させた積層ゲート構造間で且つソース形成予
定領域上に存在する前記第１の絶縁膜を、積層ゲート構
造の一端側をマスクの一部として自己整合的に除去し、
ソース形成予定領域の半導体基板を露呈させる工程と、
前記積層ゲート構造の前記一端側をマスクの一部とし
て、自己整合的に前記ソース形成予定領域に第２導電型
の不純物を導入する工程と、前記積層ゲート構造の側壁
部に第５の絶縁膜を形成する工程と、前記積層ゲート構
造の他端側をマスクの一部として、自己整合的にドレイ
ン形成予定領域に第２導電型の不純物を導入する工程
と、前記積層ゲート構造の他端側の側壁に形成された前
記第５の絶縁膜をマスクの一部として、自己整合的に前
記半導体基板のドレイン形成予定領域上を露呈させる工
程と、前記ドレイン露呈領域の表面に接触し且つこのド
レイン領域を挟む隣合った二つの前記積層ゲート構造の
各々少なくともドレイン領域側の側壁の前記第５の絶縁
膜を覆うように導電層を形成する工程と、全面に第６の
絶縁膜を形成する工程と、前記導電層をストッパとして
前記第６の絶縁膜を選択的に除去することによりコンタ
クトホールを開孔する工程と、このコンタクトホールを
含む領域の前記第６の絶縁膜上に、配線パターンを形成
する工程とを具備することを特徴とする。
方法は、第１導電型の半導体基板表面に互いに離間して
平行に延在する帯状の第１の絶縁膜を形成する工程と、
前記半導体基板上及び前記第１の絶縁膜上に、前記帯状
の第１の絶縁膜の長手方向と交差するように、第２の絶
縁膜、浮遊ゲート電極、第３の絶縁膜、制御ゲート電
極、第４の絶縁膜、及びこの第４の絶縁膜よりエッチン
グ速度が遅いエッチングストップ膜から成る積層ゲート
構造を複数本、平行に延在させて形成する工程と、前記
平行に延在させた積層ゲート構造間で且つソース形成予
定領域上に存在する前記第１の絶縁膜を、積層ゲート構
造の一端側をマスクの一部として自己整合的に除去し、
ソース形成予定領域の半導体基板を露呈させる工程と、
前記積層ゲート構造の前記一端側をマスクの一部とし
て、自己整合的に前記ソース形成予定領域に第２導電型
の不純物を導入する工程と、前記積層ゲート構造の側壁
部に第５の絶縁膜を形成する工程と、前記積層ゲート構
造の他端側をマスクの一部として、自己整合的にドレイ
ン形成予定領域に第２導電型の不純物を導入する工程
と、前記積層ゲート構造の他端側の側壁に形成された前
記第５の絶縁膜をマスクの一部として、自己整合的に前
記半導体基板のドレイン形成予定領域上を露呈させる工
程と、前記ドレイン露呈領域の表面に接触し且つこのド
レイン領域を挟む隣合った二つの前記積層ゲート構造の
各々少なくともドレイン領域側の側壁の前記第５の絶縁
膜を覆うように導電層を形成する工程と、全面に第６の
絶縁膜を形成する工程と、前記導電層をストッパとして
前記第６の絶縁膜を選択的に除去することによりコンタ
クトホールを開孔する工程と、このコンタクトホールを
含む領域の前記第６の絶縁膜上に、配線パターンを形成
する工程とを具備することを特徴とする。
また、この発明の請求項２に記載した半導体装置の製造
方法は、第１導電型の半導体基板表面に互いに離間して
平行に延在する帯状の第１の絶縁膜を形成する工程と、
前記半導体基板上及び前記第１の絶縁膜上に、前記帯状
の第１の絶縁膜の長手方向と交差するように、第２の絶
縁膜、浮遊ゲート電極、第３の絶縁膜、制御ゲート電
極、第４の絶縁膜、及びこの第４の絶縁膜よりエッチン
グ速度が遅いエッチングストップ膜から成る積層ゲート
構造を複数本、平行に延在させて形成する工程と、前記
積層ゲート構造の前記一端側をマスクの一部として、自
己整合的に前記ソース形成予定領域に第２導電型の不純
物を導入する工程と、前記積層ゲート構造の側壁部に第
５の絶縁膜を形成する工程と、前記平行に延在させた積
層ゲート構造間で且つソース形成予定領域上に存在する
前記第１の絶縁膜を、積層ゲート構造の一端側をマスク
の一部として自己整合的に除去し、ソース形成予定領域
の半導体基板を露呈させる工程と、前記積層ゲート構造
の他端側をマスクの一部として、自己整合的にドレイン
形成予定領域に第２導電型の不純物を導入する工程と、
前記積層ゲート構造の他端側の側壁に形成された前記第
５の絶縁膜をマスクの一部として、自己整合的に前記半
導体基板のドレイン形成予定領域上を露呈させる工程
と、前記ドレイン露呈領域の表面に接触し且つこのドレ
イン領域を挟む隣合った二つの前記積層ゲート構造の各
々少なくともドレイン領域側の側壁の前記第５の絶縁膜
を覆うように導電層を形成する工程と、全面に第６の絶
縁膜を形成する工程と、前記導電層をストッパとして前
記第６の絶縁膜を選択的に除去することによりコンタク
トホールを開孔する工程と、このコンタクトホールを含
む領域の前記第６の絶縁膜上に、配線パターンを形成す
る工程とを具備することを特徴とする。
方法は、第１導電型の半導体基板表面に互いに離間して
平行に延在する帯状の第１の絶縁膜を形成する工程と、
前記半導体基板上及び前記第１の絶縁膜上に、前記帯状
の第１の絶縁膜の長手方向と交差するように、第２の絶
縁膜、浮遊ゲート電極、第３の絶縁膜、制御ゲート電
極、第４の絶縁膜、及びこの第４の絶縁膜よりエッチン
グ速度が遅いエッチングストップ膜から成る積層ゲート
構造を複数本、平行に延在させて形成する工程と、前記
積層ゲート構造の前記一端側をマスクの一部として、自
己整合的に前記ソース形成予定領域に第２導電型の不純
物を導入する工程と、前記積層ゲート構造の側壁部に第
５の絶縁膜を形成する工程と、前記平行に延在させた積
層ゲート構造間で且つソース形成予定領域上に存在する
前記第１の絶縁膜を、積層ゲート構造の一端側をマスク
の一部として自己整合的に除去し、ソース形成予定領域
の半導体基板を露呈させる工程と、前記積層ゲート構造
の他端側をマスクの一部として、自己整合的にドレイン
形成予定領域に第２導電型の不純物を導入する工程と、
前記積層ゲート構造の他端側の側壁に形成された前記第
５の絶縁膜をマスクの一部として、自己整合的に前記半
導体基板のドレイン形成予定領域上を露呈させる工程
と、前記ドレイン露呈領域の表面に接触し且つこのドレ
イン領域を挟む隣合った二つの前記積層ゲート構造の各
々少なくともドレイン領域側の側壁の前記第５の絶縁膜
を覆うように導電層を形成する工程と、全面に第６の絶
縁膜を形成する工程と、前記導電層をストッパとして前
記第６の絶縁膜を選択的に除去することによりコンタク
トホールを開孔する工程と、このコンタクトホールを含
む領域の前記第６の絶縁膜上に、配線パターンを形成す
る工程とを具備することを特徴とする。
上記のように二層ゲート構造上に第４の絶縁膜、及びこ
の第４の絶縁膜よりエッチング速度の遅いエッチングス
トップ膜を設けることによって、ソース領域を形成する
ための第１の絶縁膜（フィールド酸化膜）の選択的な除
去工程と、ドレインコンタクト部形成のための自己整合
的な加工工程とを同時に行なうことができる。
の第４の絶縁膜よりエッチング速度の遅いエッチングス
トップ膜を設けることによって、ソース領域を形成する
ための第１の絶縁膜（フィールド酸化膜）の選択的な除
去工程と、ドレインコンタクト部形成のための自己整合
的な加工工程とを同時に行なうことができる。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図（ａ）乃至（ｉ）、第２図（ａ）乃至（ｉ）、及
び第３図（ａ）乃至（ｈ）はそれぞれ、この発明の第１
の実施例に係わる半導体装置の製造方法について説明す
るためのもので、EPROMの製造工程を順次示している。
第２図（ａ）乃至（ｉ）は各製造工程におけるパターン
平面図、第１図（ａ）乃至（ｉ）及び第３図（ａ）乃至
（ｈ）はそれぞれ、上記第２図における対応するパター
ンのＹ−Ｙ′線及びＺ−Ｚ′線に沿った断面構成図であ
る。
び第３図（ａ）乃至（ｈ）はそれぞれ、この発明の第１
の実施例に係わる半導体装置の製造方法について説明す
るためのもので、EPROMの製造工程を順次示している。
第２図（ａ）乃至（ｉ）は各製造工程におけるパターン
平面図、第１図（ａ）乃至（ｉ）及び第３図（ａ）乃至
（ｈ）はそれぞれ、上記第２図における対応するパター
ンのＹ−Ｙ′線及びＺ−Ｚ′線に沿った断面構成図であ
る。
先ず第２図（ａ）に示すように、例えばＰ型のシリコン
基板１の表面に周知の技術により、帯状のフィールド酸
化膜２を形成して素子分離を行なう。次に、熱酸化法に
よりシリコン基板１の表面に厚さ200Å程度の第１のゲ
ート絶縁膜３を形成する。続いて、例えば気相成長法に
より上記半導体基体の全面に厚さ2000Å程度の第１の多
結晶シリコン層４を堆積形成し、この多結晶シリコン層
４にリン等の不純物をイオン注入あるいはPOCl3を拡散
源とした熱拡散等の方法によりドープする。その後、セ
ルの分離のため、フォトレジストを用いて上記多結晶シ
リコン層４を選択的に除去（第２図（ｂ））した後、上
記多結晶シリコン層４上に、例えば厚さ300Å前後の第
２のゲート絶縁膜５を形成する。続いて、全面に例えば
気相成長法により第２の多結晶シリコン層６を堆積形成
し、この第２の多結晶シリコン層６に不純物としてリン
をドープする。この多結晶シリコン層６上に第１の絶縁
膜７を堆積形成し、この絶縁膜７上の全面に例えば気相
成長法により厚さ数100Å程度の第３の多結晶シリコン
層８を堆積形成する（第１図（ａ）、第３図（ａ））。
基板１の表面に周知の技術により、帯状のフィールド酸
化膜２を形成して素子分離を行なう。次に、熱酸化法に
よりシリコン基板１の表面に厚さ200Å程度の第１のゲ
ート絶縁膜３を形成する。続いて、例えば気相成長法に
より上記半導体基体の全面に厚さ2000Å程度の第１の多
結晶シリコン層４を堆積形成し、この多結晶シリコン層
４にリン等の不純物をイオン注入あるいはPOCl3を拡散
源とした熱拡散等の方法によりドープする。その後、セ
ルの分離のため、フォトレジストを用いて上記多結晶シ
リコン層４を選択的に除去（第２図（ｂ））した後、上
記多結晶シリコン層４上に、例えば厚さ300Å前後の第
２のゲート絶縁膜５を形成する。続いて、全面に例えば
気相成長法により第２の多結晶シリコン層６を堆積形成
し、この第２の多結晶シリコン層６に不純物としてリン
をドープする。この多結晶シリコン層６上に第１の絶縁
膜７を堆積形成し、この絶縁膜７上の全面に例えば気相
成長法により厚さ数100Å程度の第３の多結晶シリコン
層８を堆積形成する（第１図（ａ）、第３図（ａ））。
次に、第１図（ｂ）、第２図（ｃ）、及び第３図（ｂ）
に示すように、レジストパターン９をマスクとして上記
第３の多結晶シリコン層８、第１の絶縁膜７、第２の多
結晶シリコン層６、第２のゲート絶縁膜５、第１の多結
晶シリコン層４、及び第１のゲート絶縁膜３を異方性エ
ッチング法により順次選択的にエッチングし、セルトラ
ンジスタ領域及びゲート電極領域を形成する。
に示すように、レジストパターン９をマスクとして上記
第３の多結晶シリコン層８、第１の絶縁膜７、第２の多
結晶シリコン層６、第２のゲート絶縁膜５、第１の多結
晶シリコン層４、及び第１のゲート絶縁膜３を異方性エ
ッチング法により順次選択的にエッチングし、セルトラ
ンジスタ領域及びゲート電極領域を形成する。
次いで、上記積層ゲート構造のパターンをマスク合わせ
の基準としたフォトレジストマスク10により、ソース側
の上記帯状のフィールド酸化膜２を反応性イオンエッチ
ング法により選択的に除去して、ソース形成予定領域の
シリコン基板１を露呈させる（第１図（ｃ）、第２図
（ｄ）、及び第３図（ｃ））。
の基準としたフォトレジストマスク10により、ソース側
の上記帯状のフィールド酸化膜２を反応性イオンエッチ
ング法により選択的に除去して、ソース形成予定領域の
シリコン基板１を露呈させる（第１図（ｃ）、第２図
（ｄ）、及び第３図（ｃ））。
続いて、ドレイン形成予定領域を上記フォトレジストマ
スク10で覆ったまま、上記ソース形成予定領域に不純物
として例えばヒ素を加速エネルギー40KeV,ドーズ量２×
1015cm-2の条件でイオン注入する。上記フォトレジスト
マスク10を除去した後、上記ソース形成予定領域を図示
しないフォトレジストマスクにより覆っておき、ドレイ
ン形成予定領域に低濃度の不純物領域を形成するため
に、不純物として例えばリンを加速エネルギー40KeV,ド
ーズ量５×1014cm-2の条件でイオン注入する。
スク10で覆ったまま、上記ソース形成予定領域に不純物
として例えばヒ素を加速エネルギー40KeV,ドーズ量２×
1015cm-2の条件でイオン注入する。上記フォトレジスト
マスク10を除去した後、上記ソース形成予定領域を図示
しないフォトレジストマスクにより覆っておき、ドレイ
ン形成予定領域に低濃度の不純物領域を形成するため
に、不純物として例えばリンを加速エネルギー40KeV,ド
ーズ量５×1014cm-2の条件でイオン注入する。
次に、全面に例えば第１のCVD−SiO2膜11を堆積形成す
る。続いて、第１図（ｄ）、第２図（ｅ）、及び第３図
（ｄ）に示すように、反応性イオンエッチング法により
上記SiO2膜11をエッチングし、ゲート電極部の側壁にSi
O2膜11を残存させる。その後、全面に例えばヒ素を加速
エネルギー40KeV,ドーズ量２×1015cm-2の条件でイオン
注入する。さらに、熱酸化により基板１のソース領域と
ドレイン領域との表面にそれぞれシリコン酸化膜12,13
を形成する。なお、この工程において、上記イオン注入
で注入されたヒ素とリンが拡散し、ソース領域として高
濃度不純物領域14、ドレイン領域として低濃度不純物領
域15及び高濃度不純物領域16が形成され、LDD（Lightly
Doped Drain）構造が形成される。また、上記多結晶シ
リコン層８は酸化され、シリコン酸化膜17となる（第１
図（ｅ）、第３図（ｅ））。
る。続いて、第１図（ｄ）、第２図（ｅ）、及び第３図
（ｄ）に示すように、反応性イオンエッチング法により
上記SiO2膜11をエッチングし、ゲート電極部の側壁にSi
O2膜11を残存させる。その後、全面に例えばヒ素を加速
エネルギー40KeV,ドーズ量２×1015cm-2の条件でイオン
注入する。さらに、熱酸化により基板１のソース領域と
ドレイン領域との表面にそれぞれシリコン酸化膜12,13
を形成する。なお、この工程において、上記イオン注入
で注入されたヒ素とリンが拡散し、ソース領域として高
濃度不純物領域14、ドレイン領域として低濃度不純物領
域15及び高濃度不純物領域16が形成され、LDD（Lightly
Doped Drain）構造が形成される。また、上記多結晶シ
リコン層８は酸化され、シリコン酸化膜17となる（第１
図（ｅ）、第３図（ｅ））。
続いて、フィールド酸化膜２をマスク合わせの基準にし
て、第２図（ｆ）に示すようにフォトレジストマスク18
（図中斜線部）を用いて、ドレイン領域16表面のシリコ
ン酸化膜13をエッチングする。次いで、全面に例えば気
相成長法により厚さ数100Å程度の第４の多結晶シリコ
ン層19を第１図（ｆ）、第３図（ｆ）に示すように堆積
形成する。この後、上記第４の多結晶シリコン層19に不
純物をドープし、次いで第２図（ｇ）に示すように、ゲ
ート電極領域をマスク合わせの基準としてレジストのパ
ターニングを行なってレジストパターン20を形成する。
このレジストパターン20（図中斜線部）をマスクにして
上記第４の多結晶シリコン層19をエッチングすることに
より、第１図（ｇ）及び第３図（ｇ）に示すように、ド
レイン領域16の表面、及びこれを挟んで隣接する二つの
ゲート電極各々の対向する側壁のSiO2膜11の表面を覆う
ように第４の多結晶シリコン層19が形成される。
て、第２図（ｆ）に示すようにフォトレジストマスク18
（図中斜線部）を用いて、ドレイン領域16表面のシリコ
ン酸化膜13をエッチングする。次いで、全面に例えば気
相成長法により厚さ数100Å程度の第４の多結晶シリコ
ン層19を第１図（ｆ）、第３図（ｆ）に示すように堆積
形成する。この後、上記第４の多結晶シリコン層19に不
純物をドープし、次いで第２図（ｇ）に示すように、ゲ
ート電極領域をマスク合わせの基準としてレジストのパ
ターニングを行なってレジストパターン20を形成する。
このレジストパターン20（図中斜線部）をマスクにして
上記第４の多結晶シリコン層19をエッチングすることに
より、第１図（ｇ）及び第３図（ｇ）に示すように、ド
レイン領域16の表面、及びこれを挟んで隣接する二つの
ゲート電極各々の対向する側壁のSiO2膜11の表面を覆う
ように第４の多結晶シリコン層19が形成される。
次に、例えば減圧CVD（LPCVD）法により、層間絶縁膜と
して全面に第２のCVD−SiO2膜21を堆積形成する。次い
で、第２図（ｈ）に示すように、ゲート電極部をマスク
合わせの基準としてレジストのパターニングを行なって
レジストパターン22（図中斜線部）を形成する。このレ
ジストパターン22をマスクに、且つ上記第４の多結晶シ
リコン層19をストッパにして、上記SiO2膜21を第１図
（ｈ）、第３図（ｈ）に示すようにエッチングする。続
いて、全面に例えばアルミニウム層をスパッタ法により
蒸着形成した後、コンタクト開孔パターン（つまり、Si
O2膜21のエッチングパターン）を合わせ基準としてレジ
ストのパターニングを行ない、このレジストパターン23
（図中斜線図）をマスクにして上記アルミニウム層を第
１図（ｉ）及び第２図（ｉ）に示すようにエッチングし
て、配線パターン24を形成する。
して全面に第２のCVD−SiO2膜21を堆積形成する。次い
で、第２図（ｈ）に示すように、ゲート電極部をマスク
合わせの基準としてレジストのパターニングを行なって
レジストパターン22（図中斜線部）を形成する。このレ
ジストパターン22をマスクに、且つ上記第４の多結晶シ
リコン層19をストッパにして、上記SiO2膜21を第１図
（ｈ）、第３図（ｈ）に示すようにエッチングする。続
いて、全面に例えばアルミニウム層をスパッタ法により
蒸着形成した後、コンタクト開孔パターン（つまり、Si
O2膜21のエッチングパターン）を合わせ基準としてレジ
ストのパターニングを行ない、このレジストパターン23
（図中斜線図）をマスクにして上記アルミニウム層を第
１図（ｉ）及び第２図（ｉ）に示すようにエッチングし
て、配線パターン24を形成する。
なお、以上の説明ではドレインコンタクト部の製造工程
について述べたが、ソースコンタクト部も同様に自己整
合的なコンタクトホールの形成法により形成する。この
後、通常のMOS集積回路の製造方法にしたがって、上記
配線パターン24上にパッシベーション膜及びボンディン
グパッドを形成してEPROMを製造する。
について述べたが、ソースコンタクト部も同様に自己整
合的なコンタクトホールの形成法により形成する。この
後、通常のMOS集積回路の製造方法にしたがって、上記
配線パターン24上にパッシベーション膜及びボンディン
グパッドを形成してEPROMを製造する。
上述した製造方法によれば、シリコン基板１上に第１の
ゲート酸化膜３、浮遊ゲート電極４、第２のゲート絶縁
膜５、制御ゲート電極６からなる二層ゲート構造上に、
絶縁膜７を介在して多結晶シリコン層８を堆積形成して
いるので、ソース領域を形成するためのフィールド酸化
膜２の自己整合的なエッチング工程と、ドレインコンタ
クト部形成のための自己整合的な加工が同時に行なえ
る。従って、工程数を増やすことなくマスク合わせの余
裕を抑えた加工ができ、微細化、高集積化が容易にな
る。また、フィールド酸化膜２を並列な帯状に形成して
いるので、マスク合わせずれが生じた時にソース領域の
形成幅が狭まって回路特性が劣化する恐れもない。
ゲート酸化膜３、浮遊ゲート電極４、第２のゲート絶縁
膜５、制御ゲート電極６からなる二層ゲート構造上に、
絶縁膜７を介在して多結晶シリコン層８を堆積形成して
いるので、ソース領域を形成するためのフィールド酸化
膜２の自己整合的なエッチング工程と、ドレインコンタ
クト部形成のための自己整合的な加工が同時に行なえ
る。従って、工程数を増やすことなくマスク合わせの余
裕を抑えた加工ができ、微細化、高集積化が容易にな
る。また、フィールド酸化膜２を並列な帯状に形成して
いるので、マスク合わせずれが生じた時にソース領域の
形成幅が狭まって回路特性が劣化する恐れもない。
なお、上記第１の実施例では積層ゲート構造の最上層の
多結晶シリコン層８を、第１図（ｅ）、第３図（ｅ）に
示すように熱酸化により全てシリコン酸化膜17にした
が、多結晶シリコン層８を全て酸化させることなく、多
結晶シリコン層８が残っていてもよい。また、この層８
は、ゲート側壁（本実施例ではCVD−SiO2膜11）とエッ
チング選択比がある材料層であればよく、この場合も熱
酸化工程により酸化されなくてもよい。
多結晶シリコン層８を、第１図（ｅ）、第３図（ｅ）に
示すように熱酸化により全てシリコン酸化膜17にした
が、多結晶シリコン層８を全て酸化させることなく、多
結晶シリコン層８が残っていてもよい。また、この層８
は、ゲート側壁（本実施例ではCVD−SiO2膜11）とエッ
チング選択比がある材料層であればよく、この場合も熱
酸化工程により酸化されなくてもよい。
また、コンタクトホールの開孔を、自己整合により形成
するための低抵抗導電材料として多結晶シリコンを用い
たが、他の導電材料でも同様の効果が得られることは言
うまでもない。
するための低抵抗導電材料として多結晶シリコンを用い
たが、他の導電材料でも同様の効果が得られることは言
うまでもない。
さらに、上記第１の実施例では、ドレイン領域16への高
濃度不純物の導入と、導電層19への不純物のドープとを
別工程で行なっているが、同一工程で行なってもよい。
濃度不純物の導入と、導電層19への不純物のドープとを
別工程で行なっているが、同一工程で行なってもよい。
次に、第２の実施例について、第４図（ａ）乃至
（ｊ）、及び第５図（ａ）乃至（ｉ）を参照して詳細に
説明する。ここで、第４図（ａ）乃至（ｊ）、及び第５
図（ａ）乃至（ｉ）はそれぞれ、第２図（ａ）乃至
（ｉ）に示されたパターンにおける断面構造の一部を製
造工程順に示したものであり、各々上記第１図（ａ）乃
至（ｉ）、及び第３図（ａ）乃至（ｈ）に対応する。
（ｊ）、及び第５図（ａ）乃至（ｉ）を参照して詳細に
説明する。ここで、第４図（ａ）乃至（ｊ）、及び第５
図（ａ）乃至（ｉ）はそれぞれ、第２図（ａ）乃至
（ｉ）に示されたパターンにおける断面構造の一部を製
造工程順に示したものであり、各々上記第１図（ａ）乃
至（ｉ）、及び第３図（ａ）乃至（ｈ）に対応する。
まず、素子分離を行ない、シリコン基板１の素子領域上
に、第１のゲート絶縁膜３、多結晶シリコン層４、第２
のゲート絶縁膜５、第２の多結晶シリコン層６、第１の
絶縁膜７、及び第３の多結晶シリコン層８からなる積層
ゲート構造を形成する。その後、ソース側の帯状のフィ
ールド酸化膜２を反応性イオンエッチング法により選択
的に除去し、ソース形成予定領域のシリコン基板１を露
呈させる。次いでイオン注入を行なった後、上記積層ゲ
ート構造の側壁に絶縁膜11を形成する工程（第４図
（ａ）乃至（ｄ）、第５図（ａ）乃至（ｄ））までは、
上記第１の実施例と同様である。
に、第１のゲート絶縁膜３、多結晶シリコン層４、第２
のゲート絶縁膜５、第２の多結晶シリコン層６、第１の
絶縁膜７、及び第３の多結晶シリコン層８からなる積層
ゲート構造を形成する。その後、ソース側の帯状のフィ
ールド酸化膜２を反応性イオンエッチング法により選択
的に除去し、ソース形成予定領域のシリコン基板１を露
呈させる。次いでイオン注入を行なった後、上記積層ゲ
ート構造の側壁に絶縁膜11を形成する工程（第４図
（ａ）乃至（ｄ）、第５図（ａ）乃至（ｄ））までは、
上記第１の実施例と同様である。
次に、第４図（ｅ）及び第５図（ｅ）に示すように、上
記ゲート積層構造の最上層に形成されている第３の多結
晶シリコン層８をエッチングして除去した後、全面に例
えばヒ素を加速エネルギー40KeV,ドーズ量２×1015cm-2
の条件でイオン注入する。上記多結晶シリコン層８をエ
ッチングする際、ソース及びドレイン領域の表面もある
程度エッチングされるが、続けて行なわれるこのイオン
注入により、拡散層を良好な形状に形成することができ
る。
記ゲート積層構造の最上層に形成されている第３の多結
晶シリコン層８をエッチングして除去した後、全面に例
えばヒ素を加速エネルギー40KeV,ドーズ量２×1015cm-2
の条件でイオン注入する。上記多結晶シリコン層８をエ
ッチングする際、ソース及びドレイン領域の表面もある
程度エッチングされるが、続けて行なわれるこのイオン
注入により、拡散層を良好な形状に形成することができ
る。
続いて、熱酸化により基板１のソース形成予定領域とド
レイン形成予定領域の表面にそれぞれ、シリコン酸化膜
12,13を形成する。なお、この工程で、上記イオン注入
の際に注入されたヒ素とリンが拡散し、ソース領域とし
て高濃度不純物領域14が、ドレイン領域として低濃度不
純物領域15及び高濃度不純物領域16がそれぞれ形成さ
れ、LDD構造となる。
レイン形成予定領域の表面にそれぞれ、シリコン酸化膜
12,13を形成する。なお、この工程で、上記イオン注入
の際に注入されたヒ素とリンが拡散し、ソース領域とし
て高濃度不純物領域14が、ドレイン領域として低濃度不
純物領域15及び高濃度不純物領域16がそれぞれ形成さ
れ、LDD構造となる。
その後、ドレインコンタクト領域面を覆うように第４の
多結晶シリコン層19を形成した後、層間絶縁膜21を堆積
形成し、コンタクトホールを開孔して配線パターン24を
形成する工程（第４図（ｇ）乃至（ｊ）、及び第５図
（ｇ）乃至（ｉ））は、上記第１の実施例と同様であ
る。さらに、ソースコンタクト部分も同様に形成し、こ
の後、通常のMOS集積回路の製造方法にしたがって、上
記配線パターン24上にパッシベーション膜及びボンディ
ングパッドを形成して、EPROM集積回路を製造するのは
上記第１の実施例と同様である。
多結晶シリコン層19を形成した後、層間絶縁膜21を堆積
形成し、コンタクトホールを開孔して配線パターン24を
形成する工程（第４図（ｇ）乃至（ｊ）、及び第５図
（ｇ）乃至（ｉ））は、上記第１の実施例と同様であ
る。さらに、ソースコンタクト部分も同様に形成し、こ
の後、通常のMOS集積回路の製造方法にしたがって、上
記配線パターン24上にパッシベーション膜及びボンディ
ングパッドを形成して、EPROM集積回路を製造するのは
上記第１の実施例と同様である。
上記第２の実施例においても、上記第１の実施例と同様
に多結晶シリコン層８と第１の絶縁膜７との二層膜を用
いて、ソース領域を形成するための自己整合的なエッチ
ングと、ドレインコンタクト部形成のための自己整合的
な加工を容易に行なうことができる。
に多結晶シリコン層８と第１の絶縁膜７との二層膜を用
いて、ソース領域を形成するための自己整合的なエッチ
ングと、ドレインコンタクト部形成のための自己整合的
な加工を容易に行なうことができる。
次に、第３の実施例について、第６図（ａ）乃至
（ｉ）、及び第７図（ａ）乃至（ｈ）を参照して詳細に
説明する。第６図（ａ）乃至（ｉ）、及び第７図（ａ）
乃至（ｈ）はそれぞれ、上記第１の実施例の第１図
（ａ）乃至（ｉ）、及び第３図（ａ）乃至（ｉ）と同じ
断面に相当する。
（ｉ）、及び第７図（ａ）乃至（ｈ）を参照して詳細に
説明する。第６図（ａ）乃至（ｉ）、及び第７図（ａ）
乃至（ｈ）はそれぞれ、上記第１の実施例の第１図
（ａ）乃至（ｉ）、及び第３図（ａ）乃至（ｉ）と同じ
断面に相当する。
まず、素子分離を行ない、シリコン基板の素子領域上
に、第１のゲート絶縁膜３、多結晶シリコン層４、第２
のゲート絶縁膜５、第２の多結晶シリコン層６、第１の
絶縁膜７、及び第３の多結晶シリコン層８からなる積層
ゲート構造を形成する工程（第６図（ａ），（ｂ）、第
７図（ａ），（ｂ））までは、上記第１の実施例（第１
図（ａ），（ｂ）、及び第３図（ａ），（ｂ））と同様
である。その後、ドレイン領域に例えばリンを加速エネ
ルギー40KeV,ドーズ量５×1014cm-2条件でイオン注入す
る。次に、全面に例えばCVD−SiO2膜11を堆積形成し、
第６図（ｃ）及び第７図（ｃ）に示すように、反応性イ
オンエッチング法で上記SiO2膜11をエッチングすること
により、ゲート電極部の側壁にSiO2膜11を残存させる。
に、第１のゲート絶縁膜３、多結晶シリコン層４、第２
のゲート絶縁膜５、第２の多結晶シリコン層６、第１の
絶縁膜７、及び第３の多結晶シリコン層８からなる積層
ゲート構造を形成する工程（第６図（ａ），（ｂ）、第
７図（ａ），（ｂ））までは、上記第１の実施例（第１
図（ａ），（ｂ）、及び第３図（ａ），（ｂ））と同様
である。その後、ドレイン領域に例えばリンを加速エネ
ルギー40KeV,ドーズ量５×1014cm-2条件でイオン注入す
る。次に、全面に例えばCVD−SiO2膜11を堆積形成し、
第６図（ｃ）及び第７図（ｃ）に示すように、反応性イ
オンエッチング法で上記SiO2膜11をエッチングすること
により、ゲート電極部の側壁にSiO2膜11を残存させる。
次いで、第６図（ｄ）及び第７図（ｄ）に示すように、
例えば気相成長法により全面に厚さ数100Å程度の第４
の多結晶シリコン層19を堆積形成する。この後、上記第
４の多結晶シリコン層19に不純物をドープする。次い
で、上記第１の実施例における第２図（ｇ）と同じパタ
ーンを用い、ゲート電極部をマスク合わせの基準として
レジストのパターニングを行なってレジストパターン20
を形成する。このレジストパターン20（第２図（ｇ）中
の斜線部）をマスクにして上記第４の多結晶シリコン層
19をエッチングする。これにより、第６図（ｅ）及び第
７図（ｅ）に示すように、ドレイン領域の表面、及びこ
の領域を挟んで隣接する二つのゲート電極各々の対向す
る側壁のSiO2膜11の表面を覆う部分の多結晶シリコン層
19を残存させる。また、積層ゲート構造の最上層の多結
晶シリコン層８も選択エッチングにより、各セル毎に分
離する。
例えば気相成長法により全面に厚さ数100Å程度の第４
の多結晶シリコン層19を堆積形成する。この後、上記第
４の多結晶シリコン層19に不純物をドープする。次い
で、上記第１の実施例における第２図（ｇ）と同じパタ
ーンを用い、ゲート電極部をマスク合わせの基準として
レジストのパターニングを行なってレジストパターン20
を形成する。このレジストパターン20（第２図（ｇ）中
の斜線部）をマスクにして上記第４の多結晶シリコン層
19をエッチングする。これにより、第６図（ｅ）及び第
７図（ｅ）に示すように、ドレイン領域の表面、及びこ
の領域を挟んで隣接する二つのゲート電極各々の対向す
る側壁のSiO2膜11の表面を覆う部分の多結晶シリコン層
19を残存させる。また、積層ゲート構造の最上層の多結
晶シリコン層８も選択エッチングにより、各セル毎に分
離する。
次いで、上記ゲート電極部をマスク合わせの基準として
形成したフォトレジストマスク10により、上記第１の実
施例と同様に帯状のフィールド酸化膜２を反応性イオン
エッチング法により選択的に除去してソース形成予定領
域のシリコン基板１表面を露呈させる。なお、このエッ
チング時に、積層ゲート構造のソース側の側壁に形成さ
れているSiO2膜11も除去される（第６図（ｆ）、第７図
（ｆ））。
形成したフォトレジストマスク10により、上記第１の実
施例と同様に帯状のフィールド酸化膜２を反応性イオン
エッチング法により選択的に除去してソース形成予定領
域のシリコン基板１表面を露呈させる。なお、このエッ
チング時に、積層ゲート構造のソース側の側壁に形成さ
れているSiO2膜11も除去される（第６図（ｆ）、第７図
（ｆ））。
その後、全面に例えばヒ素を加速エネルギー60KeV,ドー
ズ量２×1015cm-2の条件でイオン注入する。さらに、熱
酸化により基板１のソース領域の表面にシリコン酸化膜
12を形成する。同時に、積層ゲート構造と多結晶シリコ
ン層19の表面に熱酸化膜17が形成される。なお、この工
程で、上記イオン注入の際に注入されたヒ素とリンが拡
散し、ソース領域として高濃度不純物領域14が、ドレイ
ン領域として低濃度不純物領域15及び高濃度不純物領域
16がそれぞれ形成され、LDD構造となる（第６図
（ｇ）、第７図（ｇ））。
ズ量２×1015cm-2の条件でイオン注入する。さらに、熱
酸化により基板１のソース領域の表面にシリコン酸化膜
12を形成する。同時に、積層ゲート構造と多結晶シリコ
ン層19の表面に熱酸化膜17が形成される。なお、この工
程で、上記イオン注入の際に注入されたヒ素とリンが拡
散し、ソース領域として高濃度不純物領域14が、ドレイ
ン領域として低濃度不純物領域15及び高濃度不純物領域
16がそれぞれ形成され、LDD構造となる（第６図
（ｇ）、第７図（ｇ））。
次に、例えばLPCVD法により、全面に層間絶縁膜としてC
VD−SiO2膜21を堆積形成する。次いで、上記第１の実施
例における第２図（ｇ）と同様に、ゲート電極部を合わ
せ基準としてレジストのパターニングを行なってレジス
トパターン22（第２図（ｇ）中の斜線部）を形成する。
このレジストパターン22をマスクにし、且つ上記第４の
多結晶シリコン層19をストッパにして、上記SiO2膜21を
第６図（ｈ）及び第７図（ｈ）に示すようにエッチング
する。続いて、全面に例えばアルミニウム層をスパッタ
法により蒸着形成した後、コンタクト開孔パターン（つ
まり、SiO2膜21のエッチングパターン）を合わせ基準と
してレジストのパターニングを行ない、このレジストパ
ターンをマスクにして上記アルミニウム層をエッチング
して、第６図（ｉ）のように配線パターン24を形成す
る。
VD−SiO2膜21を堆積形成する。次いで、上記第１の実施
例における第２図（ｇ）と同様に、ゲート電極部を合わ
せ基準としてレジストのパターニングを行なってレジス
トパターン22（第２図（ｇ）中の斜線部）を形成する。
このレジストパターン22をマスクにし、且つ上記第４の
多結晶シリコン層19をストッパにして、上記SiO2膜21を
第６図（ｈ）及び第７図（ｈ）に示すようにエッチング
する。続いて、全面に例えばアルミニウム層をスパッタ
法により蒸着形成した後、コンタクト開孔パターン（つ
まり、SiO2膜21のエッチングパターン）を合わせ基準と
してレジストのパターニングを行ない、このレジストパ
ターンをマスクにして上記アルミニウム層をエッチング
して、第６図（ｉ）のように配線パターン24を形成す
る。
そして、ソースコンタクト部分も同様に自己整合的なコ
ンタクト形成法により形成し、この後、通常のMOS集積
回路の製造方法にしたがって、上記配線パターン24上に
パッシベーション膜及びボンディングパッドを形成し
て、EPROMを製造するのは上記第１及び第２の実施例と
同様である。
ンタクト形成法により形成し、この後、通常のMOS集積
回路の製造方法にしたがって、上記配線パターン24上に
パッシベーション膜及びボンディングパッドを形成し
て、EPROMを製造するのは上記第１及び第２の実施例と
同様である。
上述したような第３の実施例による製造方法において
も、二層ゲート構造上に絶縁膜と多結晶シリコン層との
二層膜を形成しているために、ソース領域を形成するた
めの自己整合的なエッチングと、ドレインコンタクト部
の形成のための自己整合的な加工が同時に行なえる。従
って、製造工程数を増やすことなくマスク合わせの余裕
を抑えた加工ができ、微細化、高集積化が容易になる。
も、二層ゲート構造上に絶縁膜と多結晶シリコン層との
二層膜を形成しているために、ソース領域を形成するた
めの自己整合的なエッチングと、ドレインコンタクト部
の形成のための自己整合的な加工が同時に行なえる。従
って、製造工程数を増やすことなくマスク合わせの余裕
を抑えた加工ができ、微細化、高集積化が容易になる。
なお、上記第３の実施例では第６図（ｅ）及び第７図
（ｅ）に示す工程において、多結晶シリコン層19を選択
的にエッチングする際、そのすぐ下層の多結晶シリコン
層８もある程度エッチングされて薄く残っているが、多
結晶シリコン層８のこの部分は多結晶シリコン層19とと
もにエッチングで除去してしまってもよい。この場合
は、帯状のフィールド酸化膜２を選択的に除去してソー
ス領域を露呈する工程（第６図（ｆ）、第７図（ｆ））
で、絶縁膜７の露呈した部分がエッチングで除去される
ので、制御ゲート電極となる多結晶シリコン層６の一部
が露呈する。しかし、この部分は後に行われる熱酸化と
層間絶縁膜21の堆積形成により覆われるので、絶縁性は
保たれる。
（ｅ）に示す工程において、多結晶シリコン層19を選択
的にエッチングする際、そのすぐ下層の多結晶シリコン
層８もある程度エッチングされて薄く残っているが、多
結晶シリコン層８のこの部分は多結晶シリコン層19とと
もにエッチングで除去してしまってもよい。この場合
は、帯状のフィールド酸化膜２を選択的に除去してソー
ス領域を露呈する工程（第６図（ｆ）、第７図（ｆ））
で、絶縁膜７の露呈した部分がエッチングで除去される
ので、制御ゲート電極となる多結晶シリコン層６の一部
が露呈する。しかし、この部分は後に行われる熱酸化と
層間絶縁膜21の堆積形成により覆われるので、絶縁性は
保たれる。
なお、上記各実施例では二層ゲート構造のメモリセルト
ランジスタの製造工程を例にとって説明したが、通常
（ゲート電極が一層）のMOSトランジスタの製造にも適
用できるのは勿論である。
ランジスタの製造工程を例にとって説明したが、通常
（ゲート電極が一層）のMOSトランジスタの製造にも適
用できるのは勿論である。
［発明の効果］ 以上説明したようにこの発明によれば、二層ゲート構造
上に、絶縁膜と多結晶シリコン膜との二層膜を形成して
いるので、フィールド酸化膜を選択的に除去する工程
と、ドレインコンタクト部形成のための自己整合的な加
工工程とを同時に行なうことができる。よって、製造工
程数を増やすことなくマスク合わせの余裕を抑えた加工
ができ、微細化、高集積化が容易になる。また、フィー
ルド酸化膜を並列な帯状に形成しているので、マスク合
わせずれが生じた時にソース領域の形成幅が狭まって回
路特性が劣化する恐れもない。
上に、絶縁膜と多結晶シリコン膜との二層膜を形成して
いるので、フィールド酸化膜を選択的に除去する工程
と、ドレインコンタクト部形成のための自己整合的な加
工工程とを同時に行なうことができる。よって、製造工
程数を増やすことなくマスク合わせの余裕を抑えた加工
ができ、微細化、高集積化が容易になる。また、フィー
ルド酸化膜を並列な帯状に形成しているので、マスク合
わせずれが生じた時にソース領域の形成幅が狭まって回
路特性が劣化する恐れもない。
従って、回路特性の劣化や製造工程の複雑化を招くこと
なく高集積化が可能な半導体装置の製造方法が得られ
る。
なく高集積化が可能な半導体装置の製造方法が得られ
る。
第１図乃至第３図はそれぞれこの発明の第１の実施例に
係わる半導体装置の製造方法について説明するための
図、第４図及び第５図はそれぞれこの発明の第２の実施
例について説明するための図、第６図及び第７図はそれ
ぞれこの発明の第３の実施例について説明するための
図、第８図乃至第10図はそれぞれ従来の半導体装置の製
造方法について説明するための図である。 １……シリコン基板（半導体基板）、２……フィールド
酸化膜（第１の絶縁膜）、３……ゲート絶縁膜（第２の
絶縁膜）、４……多結晶シリコン層（浮遊ゲート電
極）、５……ゲート絶縁膜（第３の絶縁膜）、６……多
結晶シリコン層（制御ゲート電極）、７……絶縁膜（第
４の絶縁膜）、８……多結晶シリコン層（エッチングス
トップ膜）、11……CVD−SiO2膜（第５の絶縁膜）、14
……ソース領域、15……ドレイン低濃度不純物拡散領域
（第１の不純物拡散領域）、16……ドレイン高濃度不純
物拡散領域（第２の不純物拡散領域）、19……多結晶シ
リコン層（導電層）、21……層間絶縁膜（第６の絶縁
膜）、24……配線パターン。
係わる半導体装置の製造方法について説明するための
図、第４図及び第５図はそれぞれこの発明の第２の実施
例について説明するための図、第６図及び第７図はそれ
ぞれこの発明の第３の実施例について説明するための
図、第８図乃至第10図はそれぞれ従来の半導体装置の製
造方法について説明するための図である。 １……シリコン基板（半導体基板）、２……フィールド
酸化膜（第１の絶縁膜）、３……ゲート絶縁膜（第２の
絶縁膜）、４……多結晶シリコン層（浮遊ゲート電
極）、５……ゲート絶縁膜（第３の絶縁膜）、６……多
結晶シリコン層（制御ゲート電極）、７……絶縁膜（第
４の絶縁膜）、８……多結晶シリコン層（エッチングス
トップ膜）、11……CVD−SiO2膜（第５の絶縁膜）、14
……ソース領域、15……ドレイン低濃度不純物拡散領域
（第１の不純物拡散領域）、16……ドレイン高濃度不純
物拡散領域（第２の不純物拡散領域）、19……多結晶シ
リコン層（導電層）、21……層間絶縁膜（第６の絶縁
膜）、24……配線パターン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (6)
- 【請求項１】第１導電型の半導体基板表面に互いに離間
して平行に延在する帯状の第１の絶縁膜を形成する工程
と、 前記半導体基板上及び前記第１の絶縁膜上に、前記帯状
の第１の絶縁膜の長手方向と交差するように、第２の絶
縁膜、浮遊ゲート電極、第３の絶縁膜、制御ゲート電
極、第４の絶縁膜、及びこの第４の絶縁膜よりエッチン
グ速度が遅いエッチングストップ膜から成る積層ゲート
構造を複数本、平行に延在させて形成する工程と、 前記平行に延在させた積層ゲート構造間で且つソース形
成予定領域上に存在する前記第１の絶縁膜を、積層ゲー
ト構造の一端側をマスクの一部として自己整合的に除去
し、ソース形成予定領域の半導体基板を露呈させる工程
と、 前記積層ゲート構造の前記一端側をマスクの一部とし
て、自己整合的に前記ソース形成予定領域に第２導電型
の不純物を導入する工程と、 前記積層ゲート構造の側壁部に第５の絶縁膜を形成する
工程と、 前記積層ゲート構造の他端側をマスクの一部として、自
己整合的にドレイン形成予定領域に第２導電型の不純物
を導入する工程と、 前記積層ゲート構造の他端側の側壁に形成された前記第
５の絶縁膜をマスクの一部として、自己整合的に前記半
導体基板のドレイン形成予定領域上を露呈させる工程
と、 前記ドレイン露呈領域の表面に接触し且つこのドレイン
領域を挟む隣合った二つの前記積層ゲート構造の各々少
なくともドレイン領域側の側壁の前記第５の絶縁膜を覆
うように導電層を形成する工程と、 全面に第６の絶縁膜を形成する工程と、 前記導電層をストッパとして前記第６の絶縁膜を選択的
に除去することによりコンタクトホールを開孔する工程
と、 このコンタクトホールを含む領域の前記第６の絶縁膜上
に、配線パターンを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】第１導電型の半導体基板表面に互いに離間
して平行に延在する帯状の第１の絶縁膜を形成する工程
と、 前記半導体基板上及び前記第１の絶縁膜上に、前記帯状
の第１の絶縁膜の長手方向と交差するように、第２の絶
縁膜、浮遊ゲート電極、第３の絶縁膜、制御ゲート電
極、第４の絶縁膜、及びこの第４の絶縁膜よりエッチン
グ速度が遅いエッチングストップ膜から成る積層ゲート
構造を複数本、平行に延在させて形成する工程と、 前記積層ゲート構造の前記一端側をマスクの一部とし
て、自己整合的に前記ソース形成予定領域に第２導電型
の不純物を導入する工程と、 前記積層ゲート構造の側壁部に第５の絶縁膜を形成する
工程と、 前記平行に延在させた積層ゲート構造間で且つソース形
成予定領域上に存在する前記第１の絶縁膜を、積層ゲー
ト構造の一端側をマスクの一部として自己整合的に除去
し、ソース形成予定領域の半導体基板を露呈させる工程
と、 前記積層ゲート構造の他端側をマスクの一部として、自
己整合的にドレイン形成予定領域に第２導電型の不純物
を導入する工程と、 前記積層ゲート構造の他端側の側壁に形成された前記第
５の絶縁膜をマスクの一部として、自己整合的に前記半
導体基板のドレイン形成予定領域上を露呈させる工程
と、 前記ドレイン露呈領域の表面に接触し且つこのドレイン
領域を挟む隣合った二つの前記積層ゲート構造の各々少
なくともドレイン領域側の側壁の前記第５の絶縁膜を覆
うように導電層を形成する工程と、 全面に第６の絶縁膜を形成する工程と、 前記導電層をストッパとして前記第６の絶縁膜を選択的
に除去することによりコンタクトホールを開孔する工程
と、 このコンタクトホールを含む領域の前記第６の絶縁膜上
に、配線パターンを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項３】前記ドレイン領域の形成は、前記第５の絶
縁膜を形成する前に、前記積層ゲート構造のドレイン側
の側壁をマスクの一部として自己整合的に不純物を導入
することにより第２導電型の第１の不純物拡散領域を形
成する工程と、前記第５の絶縁膜を形成した後、前記積
層ゲート構造のドレイン側の側壁に形成された前記第５
の絶縁膜をマスクの一部として自己整合的に不純物を導
入することにより第２導電型で前記第１の不純物拡散領
域より不純物濃度が高い第２の不純物拡散領域を形成す
る工程とからなることを特徴とする請求項１または２い
ずれかに記載の半導体装置の製造方法。 - 【請求項４】前記エッチングストップ膜として、多結晶
シリコン層を堆積形成することを特徴とする請求項１ま
たは２いずれかに記載の半導体装置の製造方法。 - 【請求項５】前記導電層として、多結晶シリコン層を堆
積形成することを特徴とする請求項１または２いずれか
に記載の半導体装置の製造方法。 - 【請求項６】前記第５の絶縁膜を形成した後、前記エッ
チングストップ膜を除去する工程を更に具備することを
特徴とする請求項１または２いずれかに記載の半導体装
置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208806A JPH0783066B2 (ja) | 1989-08-11 | 1989-08-11 | 半導体装置の製造方法 |
| US07/564,768 US5019527A (en) | 1989-08-11 | 1990-08-09 | Method of manufacturing non-volatile semiconductor memories, in which selective removal of field oxidation film for forming source region and self-adjusted treatment for forming contact portion are simultaneously performed |
| DE69029618T DE69029618T2 (de) | 1989-08-11 | 1990-08-10 | Verfahren zur Herstellung nichtflüchtiger Halbleiterspeicher |
| EP90115398A EP0412558B1 (en) | 1989-08-11 | 1990-08-10 | Method of manufacturing nonvolatile semiconductor memories |
| KR1019900012364A KR930007754B1 (ko) | 1989-08-11 | 1990-08-11 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208806A JPH0783066B2 (ja) | 1989-08-11 | 1989-08-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0372681A JPH0372681A (ja) | 1991-03-27 |
| JPH0783066B2 true JPH0783066B2 (ja) | 1995-09-06 |
Family
ID=16562431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1208806A Expired - Fee Related JPH0783066B2 (ja) | 1989-08-11 | 1989-08-11 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5019527A (ja) |
| EP (1) | EP0412558B1 (ja) |
| JP (1) | JPH0783066B2 (ja) |
| KR (1) | KR930007754B1 (ja) |
| DE (1) | DE69029618T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03196662A (ja) * | 1989-12-26 | 1991-08-28 | Nec Corp | 半導体集積回路の配線構造およびその製造方法 |
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| US5264718A (en) * | 1991-06-28 | 1993-11-23 | Texas Instruments Incorporated | EEPROM cell array with tight erase distribution |
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| US5149665A (en) * | 1991-07-10 | 1992-09-22 | Micron Technology, Inc. | Conductive source line for high density programmable read-only memory applications |
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| EP0528690B1 (en) * | 1991-08-21 | 1998-07-15 | STMicroelectronics, Inc. | Contact alignment for read only memory devices |
| US5264384A (en) * | 1991-08-30 | 1993-11-23 | Texas Instruments Incorporated | Method of making a non-volatile memory cell |
| DE69222390T2 (de) * | 1991-10-31 | 1998-03-19 | Sgs Thomson Microelectronics | Herstellungsverfahren eines selbstjustierenden Kontakts |
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| JP2774734B2 (ja) * | 1992-05-26 | 1998-07-09 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| DE69207386T2 (de) * | 1992-06-01 | 1996-09-12 | Sgs Thomson Microelectronics | Verfahren zur Herstellung hochintegrierter kontaktloser EPROM's |
| US5350706A (en) * | 1992-09-30 | 1994-09-27 | Texas Instruments Incorporated | CMOS memory cell array |
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-
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- 1989-08-11 JP JP1208806A patent/JPH0783066B2/ja not_active Expired - Fee Related
-
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- 1990-08-10 EP EP90115398A patent/EP0412558B1/en not_active Expired - Lifetime
- 1990-08-10 DE DE69029618T patent/DE69029618T2/de not_active Expired - Fee Related
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