JPH0783067B2 - 半導体不揮発性記憶装置の書き込み及び消去方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は電気的に書き込み及び
電気的に消去が可能な半導体不揮発性記憶装置（以下、
不揮発性メモリと称す）の書き込み及び消去方法に関す
るものである。

【０００２】

【従来の技術】近年、非常に注目を浴びている、電気的
に書き込み及び電気的に消去が可能な不揮発性メモリと
して、ＥＥＰＲＯＭ（Electrically Erasable Read Onl
y Memory）がある。この発明の理解を容易にするため
に、ＥＥＰＲＯＭの概要を述べる。

【０００３】通常、酸化シリコン（SiO2）膜に２０〜３
０Ｖ程度の電圧が印加されても極めて微小なリーク電流
しか流れない。しかし、SiO2膜がこのような良好な絶縁
特性を示すのは、SiO2膜の膜厚が５００Å程度以上であ
る場合に限られ、このSiO2膜の膜厚を例えば１００〜２
００Å程度に薄くしてこのSiO2膜に２０Ｖ程度の電圧を
印加すると約１０⁷Ｖ／cm以上の電界が生じ、この電界
によって電子が負極側から正極側へこのSiO2膜のエネル
ギ障壁を飛び越えるのではなく、このSiO2膜の禁止帯を
通り抜けて移動してこのSiO2膜に電流が流れる。

【０００４】これは、すでに周知であるFowler-Nordhei
mトンネル現象（以下、トンネル現象と称す。）であ
り、このトンネル現象は、電子がSiO2膜に生ずる電界の
方向に従っていずれの方向にも移動し得る両方向性であ
る。このトンネル現象をメモリトランジスタに利用した
ものがＥＥＰＲＯＭである。

【０００５】以下、電界効果トランジスタ（ＦＥＴ）構
造のフローティングゲート形ＥＥＰＲＯＭを例にとり説
明する。図１は従来のｎチャネル形ＥＥＰＲＯＭのメモ
リセル部を示す側断面図である。図において、１はＰ形
シリコン（Si）基板、２及び３はそれぞれｐ形Si基板１
の一方の主面部に互いに所定間隔をおいて形成されたｎ
形ドレイン不純物拡散層（以下、ドレインと称す。）及
びｎ形ソース不純物拡散層（以下、ソースと称す。）、
４はドレイン２、ソース３及びｐ形Si基板１の各表面上
にわたって形成されたSiO2である。

【０００６】５はSiO2膜４内に、ドレイン２の上方から
ドレイン２及びソース間のｐ形Si基板１の上方を通って
ソース３の上方に達するように埋設されたフローティン
グゲート導電体層（以下、浮遊ゲートと称す。）、６は
浮遊ゲート５のドレイン２側の端部とドレイン２との間
のSiO2膜４からなり、その膜厚をトンネル現象が生じ得
るように、１０〜３００Å程度にしたトンネルSiO2膜で
ある。なお、浮遊ゲート５のドレイン２側の端部以外の
直下のSiO2膜４の膜厚は、トンネル現象が生じないよう
に、５００Å以上になっている。７はSiO2膜４内の浮遊
ゲート５の上方の部分に、浮遊ゲート５との間にトンネ
ル現象が生じないような距離をおいて埋設された制御ゲ
ート導電体層（以下、制御ゲートと称す。）である。

【０００７】次に、この従来例の動作について説明す
る。ここで、浮遊ゲート５に電子を充電することを書き
込みと言い、浮遊ゲート５から電子を放出することを消
去と言う。まず、書き込みの場合には、ドレイン２、ソ
ース３及びＰ形Si基板１を接地し、トンネルSiO2膜６に
トンネル現象を生じさせるに必要な大きさの電界が発生
するように、ｐ形Si基板１に対して正の電圧を制御ゲー
ト７に印加すると、電子がｐ形Si基板１からドレイン２
を通りトンネルSiO2膜６をトンネル現象によって通り抜
けて浮遊ゲート５に注入される。この浮遊ゲート５への
注入電子によって、浮遊ゲート５が充電されて、書き込
みが終了する。この浮遊ゲート５を充電した電子は、浮
遊ゲート５がSiO2膜４によって取り囲まれているので、
制御ゲート７に印加されている正の電圧を取り除いて
も、浮遊ゲート５に保存されている。

【０００８】次に、消去の場合には、制御ゲート７、ソ
ース３及びＰ形Si基板１を接地し、トンネルSiO2膜６に
トンネル現象を生じさせるように必要な大きさの電界が
発生するように、ｐ形Si基板１に対して正の電圧をドレ
イン２に印加すると、トンネルSiO2膜６に上記書き込み
の場合とは逆方向の電界が生じ、浮遊ゲート５に蓄積さ
れている電子が浮遊ゲート５からトンネル現象によって
通り抜け、ドレイン２を経てｐ形Si基板１に放出され
て、消去が終了する。

【０００９】さらに、読み出しの場合には、浮遊ゲート
５に電子が蓄積されているかどうかによって制御ゲート
のしきい値電圧が変化するので、このしきい値電圧の変
化に基づくドレイン２及びソース３間のＯＮ状態とＯＦ
Ｆ状態とによって“１”と“０”との論理信号を得るこ
とができる。

【００１０】一般に、トンネル現象によってトンネルSi
O2膜を通り抜ける電子の一部がトンネルSiO2膜中のトラ
ップに捕獲されてトンネルSiO2膜中に残留し、このトン
ネルSiO2膜中の残留電子数は電子のトンネルSiO2膜を通
り抜ける回数に比例して増加する。

【００１１】

【発明が解決しようとする課題】この従来例のメモリセ
ルでは、書き込み時と消去時とにおいて同じ位置のトン
ネルSiO2膜６を電子が通り抜けるので、書き込みと消去
とを繰り返す書き換え回数に比例してトンネルSiO2膜６
中に残留する電子数の増加する割合が大きいものであ
る。従って、少ない書き換え回数でトンネルSiO2膜６中
に、制御ゲート７のしきい値電圧を変化する程の電子数
が残留してしまい、その後の書き換えが不可能になるた
め、メモリセルの寿命が短いという問題点があった。ま
た、書き込み時に電子の移動する方向と、消去時に電子
の移動する方向とが全く逆方向であるので、電子の移動
方向が一方向である場合に比べて、トンネルSiO2膜６の
劣化が早くなり、メモリセルの信頼性が悪いという問題
点をも有していた。

【００１２】この発明は上記した点に鑑みてなされたも
のであり、書き込みと消去によって、半導体基板と浮遊
ゲートとの間の絶縁膜に滞留する電子の数を減少でき、
信頼性が良く、寿命の長く、消去が容易で情報の読み出
しスピードが速い不揮発性メモリセルが得られる書き込
み及び消去方法を得ることを目的とするものである。

【００１３】

【課題を解決するための手段】この発明に係る半導体不
揮発性記憶装置の書き込み及び消去方法は、フローティ
ングゲート導電体層がドレイン不純物拡散層の上方から
ドレイン不純物拡散層及びソース不純物拡散層間の半導
体基板の上方を通ってソース不純物拡散層の上方に達し
て設けられ、フローティングゲート導電体層直下の第１
絶縁膜の厚さが１０〜３００Åの範囲内で同一厚さと
し、制御ゲート導電体層に正の電位を印加するとともに
ソース不純物拡散層及び半導体基板それぞれに制御ゲー
ト導電体層に印加する正の電位より低い電位を印加し、
かつ、ドレイン不純物拡散層の電位を制御ゲート導電体
層に印加される正の電位との間でドレイン不純物拡散層
側に位置する第１絶縁膜を介して電子の移動が生じない
電界となす電位として、ドレイン不純物拡散層側に位置
する第１絶縁膜を介してフローティングゲート導電体層
への電子の注入がなく、ソース不純物拡散層側に位置す
る第１絶縁膜のトンネル現象によってフローティングゲ
ート導電体層に電子を蓄積させ、ドレイン不純物拡散層
に正の電位を印加するとともに、制御ゲート導電体層に
ドレイン不純物拡散層に印加する正の電位より低い電位
を印加し、かつ、ソース不純物拡散層の電位を制御ゲー
ト導電体層に印加される電位との間でソース不純物拡散
層側に位置する第１絶縁膜を介して電子の移動が生じな
い電界となす電位として、ソース不純物拡散層側に位置
する第１絶縁膜を介してフローティングゲート導電体層
に蓄積された電子の引き抜きがなく、ドレイン不純物拡
散層とフローティングゲート導電体層との間に介在する
第１絶縁膜のトンネル現象によってフローティングゲー
ト導電体層に蓄積された電子をドレイン不純物拡散層に
引き抜くものである。

【００１４】

【作用】この発明にあっては、フローティングゲート導
電体層への電子の蓄積が、ソース不純物拡散層側に位置
する第１絶縁膜のトンネル現象によって行われ、フロー
ティングゲート導電体層に蓄積された電子の引き抜きが
ドレイン不純物拡散層とフローティングゲート導電体層
との間に介在する第１絶縁膜のトンネル現象によって行
われ、書き込みと消去における第１絶縁膜における電子
の移動位置を異ならしめ、かつ、電子の移動方向が両方
向となる第１絶縁膜の部分をなくならしめているもので
ある。

【００１５】

【実施例】図２はこの発明の一実施例のｎチャネル形Ｅ
ＥＰＲＯＭのメモリセル部を示す側断面図である。図に
おいて、図１に示した従来例の符号と同一符号は同一ま
たは相当部分を示し、６ｃは浮遊ゲート５直下に形成さ
れたSiO2膜（第１絶縁膜）で、ドレイン２上、ソース３
上及びその間の半導体基板１上ですべて同じ膜厚を有
し、かつ、その膜厚をトンネル現象が生じ得るように１
０〜３００Å程度にしたトンネルSiO2膜である。なお、
浮遊ゲート５上に第２絶縁膜を介して形成される制御ゲ
ート７は、浮遊ゲート５とほぼ同一幅に形成されてい
る。

【００１６】次に、この実施例の動作について説明す
る。まず、書き込みの場合には、ソース３及びｐ形Si基
板１を接地し、第１絶縁膜６ｃにトンネル現象を生じさ
せるに必要な大きさの電界が発生するように、ｐ形Si基
板１に対して正の電圧を制御ゲート７に印加するととも
に、ドレイン２にもこれと同程度の正の電圧を印加す
る。この状態では、制御ゲート７とドレイン２とはほぼ
同電位で電位差がないから、ドレイン２側における第１
絶縁膜６ｃに電界がほとんど発生しないので、ドレイン
２からドレイン２側における第１絶縁膜６ｃを通しての
浮遊ゲート５へのトンネル現象による電子の注入が行わ
れることがなく、電子がｐ形Si基板１からソース３を経
てソース３側における第１絶縁膜６ｃをトンネル現象に
よって通り抜けて浮遊ゲート５に注入される。この浮遊
ゲート５への注入電子によって、浮遊ゲート５が充電さ
れて、書き込みが終了する。

【００１７】次に、消去の場合には、図１に示した従来
例の消去の場合と同様に、制御ゲート７、ソース３及び
ｐ形Si基板１を接地し、ドレイン２側における第１絶縁
膜６ｃにトンネル現象を生じさせるに必要な大きさの電
界が発生するように、ｐ形Si基板１に対して正の電圧を
ドレイン２に印加すると、浮遊ゲート５に蓄積されてい
る電子が浮遊ゲート５からドレイン２側における第１絶
縁膜６ｃをトンネル現象によって通り抜け、ドレイン２
を経てＰ形Si基板１に放出されて、消去が終了する。

【００１８】また、読み出しの場合は、図１に示した従
来例の読み出しの場合と同様であるので、その説明を省
略する。

【００１９】この実施例のメモリセルでは、フローティ
ングゲート導電体層への電子の蓄積（この実施例におい
ては書き込み）とフローティングゲート導電体層からの
電子の引き抜き（この実施例においては消去）が、第１
絶縁膜６ｃのドレイン２側とソース３側と別々の位置で
トンネル現象によって通り抜けるようにしたので、ドレ
イン２側における第１絶縁膜６ｃ中に残留する電子の数
及びソース３側における第１絶縁膜６ｃ中に残留する電
子の数の、書き換え回数に比例して増加する割合が、図
１に示した従来例のメモリセルにおける残留電子の数の
増加割合に比べて１／２になるので、書き換え不能にな
るまでの書き換え回数が、図１に示した従来例のメモリ
セルの場合における書き換え可能回数の２倍になり、メ
モリセルの寿命を長くすることができる。

【００２０】また、ドレイン２側における第１絶縁膜６
ｃ中の移動方向とソース３側における第１絶縁膜６ｃ中
の移動方向が共に一方向、つまり、電子の移動方向が両
方向となる第１絶縁膜６ｃの部分がないので、図１に示
した従来例のメモリセルの場合における両方向の場合の
ものに比べて、ドレイン２側における第１絶縁膜６ｃと
ソース３側における第１絶縁膜６ｃの劣化、つまり第１
絶縁膜６ｃの劣化を抑制できるものである。その結果、
メモリセルの信頼性を良くすることができる。

【００２１】また、この実施例においては、ソース３及
びドレイン２が形成された半導体基板１上に、ソース３
及びドレイン２とその間の半導体基板１表面にわたって
形成した第１絶縁膜６ｃの厚さを、トンネル現象を生じ
得る１０〜３００Åとし、さらに、その厚みをソース３
上及び半導体基板１上の各部分で同一にしてあるので、
半導体基板１と接触する部分の第１絶縁膜６ｃの厚みが
ソース３及びドレイン２と接触する部分と同一で薄く、
このため、半導体基板１と浮遊ゲート５との間の容量が
大きく、ドレイン２に印加する正の電位を立ちあげた時
に浮遊ゲート５とドレイン２との間の電位差（電界）が
大きくなって、消去が容易になる。しかも、浮遊ゲート
５と半導体基板１との間隔が狭く、半導体基板１のチャ
ネルに生じる電界が大きいため、ソース・ドレイン間に
大量のチャネル電流を流すことができ、メモリセルから
の情報の読み出しを高速に行うことができる。

【００２２】なお、これまで、ｎチャネル形ＥＥＰＲＯ
Ｍのメモリセルを例にとり説明したが、この発明はこれ
に限られるものではなく、Ｐチャネル形ＥＥＰＲＯＭの
メモリセルにも適用することができるものである。

【００２３】

【発明の効果】この発明は以上に述べたように、フロー
ティングゲート導電体層への電子の蓄積を、ソース不純
物拡散層側に位置する第１絶縁膜のトンネル現象によっ
て行い、フローティングゲート導電体層からの電子の引
き抜きを、ドレイン不純物拡散層とフローティングゲー
ト導電体層との間に介在する第１絶縁膜のトンネル現象
によって行う、つまり、フローティングゲート導電体層
への電子の蓄積とフローティングゲート導電体層からの
電子の引き抜きが、第１絶縁膜の別々の位置で行われも
のとしたので、ソース不純物拡散層側における第１絶縁
膜中に残留するキャリア数とドレイン不純物拡散層側に
おける第１絶縁膜中に残留するキャリア数の書き換え回
数に対する増加の割合が小さく、メモリセルの寿命を長
くできるとともに、一方の不純物拡散層側における第１
絶縁膜中の電子の移動方向と他方の不純物拡散層側にお
ける第１絶縁膜中の電子の移動方向がそれぞれ一方向で
あるので、第１絶縁膜の劣化が抑制され、メモリセルの
信頼性が向上するという効果を有するものである。

【図面の簡単な説明】

【図１】 従来のｎチャネル形ＥＥＰＲＯＭのメモリセ
ル部を示す側断面図である。

【図２】 この発明の一実施例のｎチャネル形ＥＥＰＲ
ＯＭのメモリセル部を示す側断面図である。

【符号の説明】

１ ｐ形Si基板（半導体基板） ２ ドレイン不純物拡散層 ３ ソース不純物拡散層 ４ 絶縁膜 ５ フローティングゲート導電体層 ６ｃ 第１絶縁膜（トンネルSiO2膜） ７ 制御ゲート導電体層

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/788 29/792 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面部に互いに所定間隔を
   おいて形成されたドレイン不純物拡散層及びソース不純
   物拡散層と、上記半導体基板と上記ドレイン不純物拡散
   層と上記ソース不純物拡散層の各表面上にわたって形成
   された第１絶縁膜と、この第１絶縁膜上に配設されたフ
   ローティングゲート導電体層と、このフローティングゲ
   ート導電体層上に第２絶縁膜を介して対向配設された制
   御ゲート導電体層とを有し、上記フローティングゲート
   導電体層は上記ドレイン不純物拡散層の上方から上記ド
   レイン不純物拡散層及び上記ソース不純物拡散層間の上
   記半導体基板の上方を通って上記ソース不純物拡散層の
   上方に達して設けられ、上記第１絶縁膜における上記フ
   ローティングゲート導電体層直下の厚さは１０〜３００
   Åの範囲内で同一厚さとされた不揮発性メモリセルの書
   き込み及び消去方法において、 上記制御ゲート導電体層に正の電位を印加するとともに
   上記ソース不純物拡散層及び半導体基板それぞれに上記
   制御ゲート導電体層に印加する正の電位より低い電位を
   印加し、かつ、上記ドレイン不純物拡散層の電位を上記
   制御ゲート導電体層に印加される正の電位との間で上記
   ドレイン不純物拡散層側に位置する上記第１絶縁膜を介
   して電子の移動が生じない電界となす電位として、上記
   ドレイン不純物拡散層側に位置する上記第１絶縁膜を介
   して上記フローティングゲート導電体層への電子の注入
   がなく、上記ソース不純物拡散層側に位置する上記第１
   絶縁膜のトンネル現象によって上記フローティングゲー
   ト導電体層に電子を蓄積させ、 上記ドレイン不純物拡散層に正の電位を印加するととも
   に、上記制御ゲート導電体層に上記ドレイン不純物拡散
   層に印加する正の電位より低い電位を印加し、かつ、上
   記ソース不純物拡散層の電位を上記制御ゲート導電体層
   に印加される電位との間で上記ソース不純物拡散層側に
   位置する上記第１絶縁膜を介して電子の移動が生じない
   電界となす電位として、上記ソース不純物拡散層側に位
   置する上記第１絶縁膜を介して上記フローティングゲー
   ト導電体層に蓄積された電子の引き抜きがなく、上記ド
   レイン不純物拡散層と上記フローティングゲート導電体
   層との間に介在する上記第１絶縁膜のトンネル現象によ
   って上記フローティングゲート導電体層に蓄積された電
   子を上記ドレイン不純物拡散層に引き抜くことを特徴と
   する半導体不揮発性記憶装置の書き込み及び消去方法。