JPH0785232B2 - DMA control processor - Google Patents
DMA control processorInfo
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- JPH0785232B2 JPH0785232B2 JP31317490A JP31317490A JPH0785232B2 JP H0785232 B2 JPH0785232 B2 JP H0785232B2 JP 31317490 A JP31317490 A JP 31317490A JP 31317490 A JP31317490 A JP 31317490A JP H0785232 B2 JPH0785232 B2 JP H0785232B2
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- 238000006243 chemical reaction Methods 0.000 claims description 41
- 238000002360 preparation method Methods 0.000 claims description 14
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 27
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 12
- 230000004044 response Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 101001016849 Mus musculus Heat shock protein HSP 90-alpha Proteins 0.000 description 2
- 101000985444 Mus musculus Heat shock protein HSP 90-beta Proteins 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- GZEYLLPOQRZUDF-UHFFFAOYSA-N 7-(dimethylamino)-4-methylchromen-2-one Chemical compound CC1=CC(=O)OC2=CC(N(C)C)=CC=C21 GZEYLLPOQRZUDF-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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Description
【発明の詳細な説明】 〔概要〕 高速でのデータ転送を可能としたDMA制御処理装置を提
供することを目的とし， DMAインタフェイスが異なる場合におけるDMA制御処理装
置に関し， 第１のDMAインタフェイスを採用するデータ処理装置
と，少なくとも第２のDMAインタフェイスを採用する拡
張部分とからなるデータ処理装置であって， 前記第１のDMAインタフェイスのための所定の信号を送
出するDMA制御手段と，前記第１のDMAインタフェイスの
ための信号を前記第２のDMAインタフェイスのための信
号に変換する変換手段とを備え，前記DMA制御手段が転
送終了準備信号を送出するようにし，かつ前記変換手段
が第１のDMAインタフェイスと第２のDMAインタフェイス
との間の仲介を行うよう構成する。DETAILED DESCRIPTION OF THE INVENTION [Outline] The present invention relates to a DMA control processing device when DMA interfaces are different, with the object of providing a DMA control processing device capable of high-speed data transfer. A data processing device comprising: a data processing device that employs the first DMA interface; and a data processing device that includes at least an extension part that employs the second DMA interface, and DMA control means for transmitting a predetermined signal for the first DMA interface. A conversion means for converting the signal for the first DMA interface into a signal for the second DMA interface, wherein the DMA control means sends out a transfer end preparation signal, and The converting means is configured to mediate between the first DMA interface and the second DMA interface.
本発明は,DMA制御処理装置に関し，更に詳しくは,DMAイ
ンタフェイスが異なる場合におけるDMA制御処理装置に
関する。The present invention relates to a DMA control processing device, and more particularly to a DMA control processing device when the DMA interface is different.
主メモリと入出力装置との間におけるデータ転送の方式
の１つとして,DMA（Direct Memory Access）方式があ
る。DMA方式によれば，データ転送をプロセッサの介入
なしで行い得るので，プロセッサの負担を軽減できる。One of the data transfer methods between the main memory and the input / output device is a DMA (Direct Memory Access) method. According to the DMA method, data transfer can be performed without intervention of the processor, so that the burden on the processor can be reduced.
DMA方式によってデータ転送を行う場合でも，通常のプ
ロセッサの介入するデータ転送と同様に，ハンドシェイ
ク等の同期のための制御が必要である。Even when data transfer is performed by the DMA method, control for synchronization such as handshake is necessary as in the case of data transfer in which a normal processor intervenes.
このDMA制御方式（DMAインタフェイス）は，例えば，次
のようである。This DMA control method (DMA interface) is as follows, for example.
今，入出力装置から主メモリへ，データをDMA転送する
とする。この場合，入出力装置がDMAコントローラ（DMA
C）に対してデータリクエスト信号DREQを送出する。こ
れに対して,DMACは，入出力装置へデータアクノリッジ
信号DACKを返す。これを受けて，入出力装置は，データ
バス上にデータを送出する。また,DMACは，最後の信号D
ACKに略同期して，転送終了信号TSTOPを入出力装置へ送
出する。Now, assume that data is DMA-transferred from the input / output device to the main memory. In this case, the I / O device is the DMA controller (DMA
Send the data request signal DREQ to C). On the other hand, the DMAC returns a data acknowledge signal DACK to the input / output device. In response to this, the input / output device sends out data on the data bus. Also, the DMAC is the last signal D
The transfer end signal TSTOP is sent to the I / O device almost in synchronization with ACK.
以上のDMAインタフェイス（第１インタフェイス）は，
信号DREQ,DACK及びTSTOPを所定のタイミングで送出する
ものである。なお，信号DACKは，この場合，信号DREQに
対する応答であると共に，データ転送を指示する信号で
もある。The above DMA interface (first interface) is
The signals DREQ, DACK and TSTOP are transmitted at a predetermined timing. In this case, the signal DACK is a response to the signal DREQ and also a signal for instructing data transfer.
また,DMA転送は，周知の如く，メモリと当該入出力装置
との間で，複数回に分けて行われる。Further, as is well known, the DMA transfer is divided into a plurality of times between the memory and the input / output device.
あるデータ処理装置が前述の第１インタフェイスを採用
している（サポートしている）とする。この装置に対し
て，第１インタフェイスとは異なるDMAインタフェイス
（第２インタフェイス）を採用する入出力装置を接続し
て，システムを拡張することが考えられる。第２インタ
フェイスは，例えば，信号DACKが信号DREQに対する応答
としてのみ用いられ，データ転送を指示する信号が別に
送出されるインタフェイスである。It is assumed that a data processing device adopts (supports) the above-mentioned first interface. It is possible to expand the system by connecting an input / output device that employs a DMA interface (second interface) different from the first interface to this device. The second interface is, for example, an interface in which the signal DACK is used only as a response to the signal DREQ and a signal instructing data transfer is separately sent.
この場合，当該装置と拡張入出力装置との間でDMA転送
を行うためには，第１インタフェイスを第２インタフェ
イスに変換する必要がある。In this case, in order to perform the DMA transfer between the device and the extended input / output device, it is necessary to convert the first interface to the second interface.
しかし，この変換後の第２インタフェイスにおける転送
終了信号TSTOPの送出のタイミングを確保するために，
データ転送を高速化できないという問題が生じる。即
ち，第１インタフェイスにおいて，転送終了信号TSTOP
は信号DACKの何番目のものと共に送出されてくるかが判
らない。一方，第２インタフェイスにおいて，転送終了
信号TSTOPは，他の信号に対して所定のタイミングで送
出しなければならない。このため，信号DACK毎，即ち，
データ転送毎に，転送終了信号TSTOPの送出のため，そ
の時間を確保しなければならない。従って，データ転送
の高速化が図れない。However, in order to secure the timing of sending the transfer end signal TSTOP in the second interface after this conversion,
There is a problem that the data transfer cannot be speeded up. That is, in the first interface, the transfer end signal TSTOP
Does not know what number of signals DACK is sent with. On the other hand, in the second interface, the transfer end signal TSTOP must be sent at a predetermined timing with respect to other signals. Therefore, every signal DACK, that is,
Since the transfer end signal TSTOP is sent every time data is transferred, that time must be secured. Therefore, the speed of data transfer cannot be increased.
本発明は，高速でのデータ転送を可能としたDMA制御処
理装置を提供することを目的とする。An object of the present invention is to provide a DMA control processing device that enables high-speed data transfer.
第１図は本発明の原理構成図であり，本発明によるデー
タ処理装置を示している。FIG. 1 is a principle block diagram of the present invention, showing a data processing device according to the present invention.
第１図において,1はCPU,2はメモリ,3はDMAC,4（４−1,4
−２）は入出力装置,5は変換アダプタ,6及び７は入出力
装置,10は拡張前のデータ処理装置,20は拡張部分であ
る。In FIG. 1, 1 is a CPU, 2 is a memory, 3 is a DMAC, 4 (4-1, 4
2) is an input / output device, 5 is a conversion adapter, 6 and 7 are input / output devices, 10 is a data processing device before expansion, and 20 is an expansion part.
データ処理装置10は，拡張部分20が拡張，増設される前
のデータ処理装置であって，第１のDMA制御方式（DMAイ
ンタフェイス）if（１）を採用する。The data processing device 10 is a data processing device before the expansion portion 20 is expanded or added, and employs the first DMA control method (DMA interface) if (1).
従って,DMA制御手段であるDMAC3は,DMAインタフェイスi
f（１）のための所定の信号を，所定のタイミングで，
入出力装置４及び変換アダプタ５へ送出する。入出力装
置４は，インタフェイスif（１）を採用する。Therefore, DMAC3, which is the DMA control means,
a given signal for f (1) at a given timing
It is sent to the input / output device 4 and the conversion adapter 5. The input / output device 4 adopts the interface if (1).
拡張部分20は，データ処理装置10に対して，その機能を
拡張するために後に増設される部分であり，少なくとも
第２のDMA制御方式（DMAインタフェイス）if（２）を採
用する。The extension part 20 is a part that is added later to extend the function of the data processing device 10, and employs at least a second DMA control method (DMA interface) if (2).
このために，変換手段である変換アダプタ５は，インタ
フェイスif（１）のための信号をインタフェイスif
（２）のための信号に変換する。For this reason, the conversion adapter 5, which is the conversion means, converts the signal for the interface if (1) into the interface if.
Convert to the signal for (2).
入出力装置６及び７は，各々，インタフェイスif（１）
及びif（２）を採用する。The input / output devices 6 and 7 are interface if (1), respectively.
And if (2) are adopted.
DMA転送を行う際に,DMAC3は，インタフェイスif（１）
のための信号を送出するが，このためにそのための手段
をもち，少なくとも転送終了信号送出手段をもってい
る。そしてこの時,DAMC3は，転送終了信号の他に転送終
了準備信号PRESTOPを送出するようにし，このための転
送終了準備信号送出手段をもっている。前者は最後のデ
ータ転送に対応して送出され，後者は当該転送終了信号
の送出の直前のデータ転送に対応して送出される。When performing DMA transfer, DMAC3 uses interface if (1)
For this purpose, it has means for this purpose, and at least has a transfer end signal sending means. At this time, the DAMC 3 sends the transfer end preparation signal PRESTOP in addition to the transfer end signal, and has a transfer end preparation signal sending means for this purpose. The former is sent corresponding to the last data transfer, and the latter is sent corresponding to the data transfer immediately before the sending of the transfer end signal.
変換アダプタ５は，自己に接続された入出力装置６でDM
A転送を行う際に，インタフェイスif（１）のための信
号をインタフェイスif（２）のための信号に変換して，
当該入出力装置６に送出するが，このためにそのための
信号変換手段をもち，少なくとも転送終了準備信号対応
手段をもつ。更に，転送に関与する入出力装置の種類を
判定する手段と,DMA制御手段が送出する第１のインタフ
ェイスのための所定の信号をスルーで転送する信号転送
手段をもつ。そして，変換アダプタ５は，転送終了準備
信号PRESTOPを受けて，転送終了信号の送出に先立つ所
定のタイミングで，転送終了信号（TSTOP（１）と表
す）に対応する信号（TSTOP（２）と表す）を送出す
る。即ち，信号TSTOP（２）は，最後のデータ転送に対
応して送出されるが，信号TSTOP（１）より早いタイミ
ングで送出される。これは，転送終了準備信号PRESTOP
により，次のデータ転送での全データについての転送終
了を予告することによって可能となる。The conversion adapter 5 is a DM with the input / output device 6 connected to itself.
When performing A transfer, the signal for interface if (1) is converted to the signal for interface if (2),
The signal is sent to the input / output device 6, but for this purpose, it has a signal conversion means therefor and at least a transfer end preparation signal corresponding means. Further, it has means for determining the type of input / output device involved in transfer, and signal transfer means for through-transferring a predetermined signal for the first interface sent by the DMA control means. Then, the conversion adapter 5 receives the transfer end preparation signal PRESTOP and, at a predetermined timing prior to the transmission of the transfer end signal, represents the signal (TSTOP (2)) corresponding to the transfer end signal (represented as TSTOP (1)). ) Is sent. That is, the signal TSTOP (2) is sent in response to the last data transfer, but is sent at a timing earlier than the signal TSTOP (1). This is a transfer end preparation signal PRESTOP
By this, it becomes possible by notifying the end of transfer of all data in the next data transfer.
以上により，転送終了が予告されるので，データの転送
毎に，転送終了信号TSTOP（２）の送出のためのタイミ
ングを確保する必要がなくなる。従って，毎回のデータ
の転送を高速化することができ、DMA転送を高速化する
ことができる。As described above, since the end of transfer is announced, it is not necessary to secure the timing for sending the transfer end signal TSTOP (2) every time data is transferred. Therefore, it is possible to speed up the data transfer every time, and it is possible to speed up the DMA transfer.
第１図について，更に説明する。 FIG. 1 will be further described.
データ処理装置10は，その入出力制御方式の１つとして
DMA転送を採用する。従って，メモリ２と入出力装置４
−１及び４−２との間におけるデータ転送は,CPU（中央
処理装置）１の介在なしに,DMAC3によって実行される。
即ち,DMA転送のデータは，メモリ２と入出力装置との間
で，直接やりとりされる。The data processor 10 is one of the input / output control methods.
Adopt DMA transfer. Therefore, the memory 2 and the input / output device 4
The data transfer between -1 and 4-2 is executed by the DMAC 3 without intervention of the CPU (Central Processing Unit) 1.
That is, the DMA transfer data is directly exchanged between the memory 2 and the input / output device.
ここで，メモリ２は,CPU1の用いる主メモリである。DMA
C3は,CHC（チャンネルコントローラ）又はSPU（システ
ムプロセシングユニット）の如きものであってよい。入
出力装置４−１及び４−２は,DASDの如き比較的高速で
動作するもの及び印刷装置の如き比較的低速で動作する
ものを含む。Here, the memory 2 is a main memory used by the CPU 1. DMA
C3 may be something like a CHC (channel controller) or SPU (system processing unit). The input / output devices 4-1 and 4-2 include those operating at a relatively high speed such as DASD and those operating at a relatively low speed such as a printing device.
データ処理装置10は，インタフェイスif（１）を採用す
る。従って，前述の如く,DMAC3は，インタフェイスif
（１）のための信号Sig（１）を送出する。また，入出
力装置４−１及び４−２は，これに先立って所定の信号
を送出する。The data processing device 10 adopts the interface if (1). Therefore, as mentioned above, DMAC3
The signal Sig (1) for (1) is transmitted. Further, the input / output devices 4-1 and 4-2 send out a predetermined signal prior to this.
第２図は，このインタフェイスif（１）を示す。FIG. 2 shows this interface if (1).
インタフェイスif（１）を構成する信号Sig（１）は，
信号DREQ（１）,DACK（１）及びTSTOP（１）からなる。
信号DREQ（１）は，データリクエスト信号であり，デー
タのDMA転送を要求する信号である。信号DREQ（１）
は，各入出力装置４−１及び４−２と１対１に対応し，
そのローレベルで転送を要求する。即ち，各入出力装置
４−１及び４−２は，自己に固有の信号DREQ（１）をDM
AC3に送出して,DMA転送を要求する。信号DACK（１）
は，データアクノリッジ信号であり，信号DREQ（１）を
受付けたことを示す応答信号であり，かつ，データ転送
を指示する信号である。信号DACK（１）も，各入出力装
置４−１及び４−２に１対１に対応し，そのハイレベル
で応答を示す。信号DACK（１）は，先に信号DREQ（１）
を送出した入出力装置４−１又は４−２に送られる。信
号TSTOP（１）は，転送終了信号であり，最後のデータ
転送であることを示す信号である。信号TSTOP（１）
は，信号DACK（１）の最後の信号，即ち，最後のデータ
転送に略同期して,DMAC3から入出力装置４−１又は４−
２へ送出される。The signal Sig (1) forming the interface if (1) is
It consists of signals DREQ (1), DACK (1) and TSTOP (1).
The signal DREQ (1) is a data request signal and is a signal for requesting DMA transfer of data. Signal DREQ (1)
Corresponds to each input / output device 4-1 and 4-2 on a one-to-one basis,
Request a transfer at that low level. That is, each of the input / output devices 4-1 and 4-2 DM the unique signal DREQ (1).
Send to AC3 to request DMA transfer. Signal DACK (1)
Is a data acknowledge signal, is a response signal indicating that the signal DREQ (1) has been received, and is a signal instructing data transfer. The signal DACK (1) also corresponds to each of the input / output devices 4-1 and 4-2 on a one-to-one basis and shows a response at its high level. The signal DACK (1) is the signal DREQ (1) first.
Is sent to the input / output device 4-1 or 4-2. The signal TSTOP (1) is a transfer end signal and is a signal indicating the last data transfer. Signal TSTOP (1)
Is the last signal of the signal DACK (1), that is, substantially in synchronization with the last data transfer, from the DMAC3 to the input / output device 4-1 or 4-.
2 is sent.
データバス上には，信号DACK（１）に従って，図示のタ
イミングで（信号DACK（１）に略同期して），データが
送出される。なお，メモリ２から入出力装置４−１又は
４−２への転送（ロード）の場合と，この逆（ストア）
の場合とでは，多少タイミングが異なる。Data is sent to the data bus according to the signal DACK (1) at the timing shown in the figure (substantially in synchronization with the signal DACK (1)). It should be noted that transfer (load) from the memory 2 to the input / output device 4-1 or 4-2 and vice versa (store)
The timing is slightly different from the case.
これに対して，拡張部分20においては，インタフェイス
if（１）の他に，少なくとも，これとは異なるインタフ
ェイスif（２）が採用される。即ち，拡張部分20は，イ
ンタフェイスif（１）を採用する入出力装置７の他に，
インタフェイスif（２）を採用する入出力装置６を備え
る。On the other hand, in the extension part 20, the interface
In addition to if (1), at least an interface if (2) different from this is adopted. That is, the expanded portion 20 includes the input / output device 7 that employs the interface if (1),
The input / output device 6 adopting the interface if (2) is provided.
第３図は，このインタフェイスif（２）を示す。FIG. 3 shows this interface if (2).
インタフェイスif（２）を構成する信号Sig（２）は，
信号DREQ（２）,DACK（２）,TSTART（２）及びTSTOP
（２）からなる。信号DREQ（２）は，信号DREQ（１）に
対応するこれと同様の信号である。信号DACK（２）は，
信号DACK（１）に対応するが，データ転送指示信号では
なく信号DREQ（２）に対する応答信号である。信号TSTA
RT（２）は，信号DACK（１）のデータ転送指示の役割を
果たす信号である。信号TSTART（２）は，ハイレベルで
各入出力装置（６）にデータ転送を指示する。従って，
データは，信号DACK（２）ではなく，信号TSTART（２）
に略同期して転送される。信号TSTOP（２）は，信号TST
OP（１）に対応するが，その送出タイミングがこれと異
なる。即ち，信号TSTOP（２）は，信号DACK（２）の後
縁でサンプリングされる。そこで，信号TSTOP（２）
は，信号TSTART（２）の最後の信号，即ち，最後のデー
タ転送よりも，早いタイミングで送出される。The signal Sig (2) that makes up the interface if (2) is
Signals DREQ (2), DACK (2), TSTART (2) and TSTOP
It consists of (2). The signal DREQ (2) is a signal similar to this corresponding to the signal DREQ (1). The signal DACK (2) is
Although it corresponds to the signal DACK (1), it is not a data transfer instruction signal but a response signal to the signal DREQ (2). Signal TSTA
RT (2) is a signal that serves as a data transfer instruction of the signal DACK (1). The signal TSTART (2) instructs each input / output device (6) to transfer data at a high level. Therefore,
The data is not signal DACK (2) but signal TSTART (2)
Are transferred almost in synchronization with. Signal TSTOP (2) is signal TST
It corresponds to OP (1), but its transmission timing is different. That is, the signal TSTOP (2) is sampled at the trailing edge of the signal DACK (2). Therefore, the signal TSTOP (2)
Is transmitted at a timing earlier than the last signal of the signal TSTART (2), that is, the last data transfer.
データバス上には，信号TSTART（２）に従って，これに
略同期する図示のタイミングで，データが送出される。
なお，ロードとストアの場合の違いは，前述の第２図と
同様である。Data is transmitted to the data bus in accordance with the signal TSTART (2) at the timing shown in the figure which is substantially synchronized with the signal.
The difference between the case of loading and the case of storing is the same as that shown in FIG.
このインタフェイスif（２）において，信号DREQ（２）
は，入出力装置６が送出し，他の信号は，本来，インタ
フェイスif（２）をサポートするDMACが送出するもので
ある。In this interface if (2), the signal DREQ (2)
Is transmitted by the input / output device 6, and the other signals are originally transmitted by the DMAC that supports the interface if (2).
拡張部分20の設定は，増設する入出力装置６及び７を，
（変換）アダプタ５を介して，拡張される側のDMAC3に
接続することにより行われる。インタフェイスif（２）
を採用する入出力装置６が存在するために，アダプタと
しては変換機能を有する変換アダプタ５が用いられる。The setting of the expansion part 20 is to set the additional input / output devices 6 and 7,
This is performed by connecting to the DMAC 3 on the expansion side via the (conversion) adapter 5. Interface if (2)
Since there is an input / output device 6 that adopts, the conversion adapter 5 having a conversion function is used as the adapter.
変換アダプタ５は，インタフェイスif（１）をインタフ
ェイスif（２）に変換する。具体的には，変換アダプタ
５は，入出力装置６との間でインタフェイスif（２）に
従ってその各信号の送受を行い，一方,DMAC3との間では
インタフェイスif（１）に従ってその各信号の送受を行
う。この信号の送受は，インタフェイスif（２）の信号
DREQ（２）をトリガとして開始される。The conversion adapter 5 converts the interface if (1) into the interface if (2). Specifically, the conversion adapter 5 transmits / receives each signal to / from the input / output device 6 according to the interface if (2), while it transmits / receives each signal to / from the DMAC 3 according to the interface if (1). Send and receive. This signal is sent and received by the interface if (2) signal.
It is started by using DREQ (2) as a trigger.
この変換において，転送終了準備信号PRESTOPが用いら
れる。信号PRESTOPが無ければ，インタフェイスif
（２）側は，第３図図示の如く高速でDMA転送を行うこ
とが不可能となる（詳細は後述する）。そして，この結
果，インタフェイスif（１）側も第２図図示の如く高速
でDMA転送を行うことはできなくなる。即ち，変換のた
めにDMA転送が遅れることになる。In this conversion, the transfer end preparation signal PRESTOP is used. If there is no signal PRESTOP, the interface if
On the (2) side, it becomes impossible to perform high-speed DMA transfer as shown in FIG. 3 (details will be described later). As a result, the interface if (1) side cannot perform high-speed DMA transfer as shown in FIG. That is, the DMA transfer is delayed due to the conversion.
変換アダプタ５は，メモリ２と入出力装置７との間でDM
A転送を行う場合,DMAC3を送出するインタフェイスif
（１）のための信号を，そのまま入出力装置７に供給す
る。また，入出力装置７の送出する信号DREQ（１）を，
そのままDMAC3に送る。即ち，この場合，変換アダプタ
５は，変換を行わず，各信号をスルーさせる。これに対
して，メモリ２と入出力装置６との間でDMA転送を行う
場合，変換アダプタ５は，インタフェイスif（１）のた
めの信号を変換して，インタフェイスif（２）のための
信号を入出力装置６に供給する。また入出力装置６の送
出する信号DREQ（２）を変換して信号DREQ（１）として
DMAC3に送る。以上の処理は，信号DREQ（１）及び
（２）が各入出力装置６及び７に１対１に対応している
ために可能となる。The conversion adapter 5 is a DM between the memory 2 and the input / output device 7.
Interface if sending DMAC3 for A transfer
The signal for (1) is directly supplied to the input / output device 7. In addition, the signal DREQ (1) sent from the input / output device 7 is
Send it to DMAC3 as it is. That is, in this case, the conversion adapter 5 does not perform conversion and allows each signal to pass through. On the other hand, when performing the DMA transfer between the memory 2 and the input / output device 6, the conversion adapter 5 converts the signal for the interface if (1) to use the interface if (2). Is supplied to the input / output device 6. Further, the signal DREQ (2) sent from the input / output device 6 is converted into a signal DREQ (1).
Send to DMAC3. The above processing is possible because the signals DREQ (1) and (2) correspond to the input / output devices 6 and 7 on a one-to-one basis.
このような拡張に備えて,DMAC3は，転送終了準備信号PR
ESTOPを所定のタイミングで送出する。この信号PRESTOP
は，この送出のために特別の時間を要するものではな
く，信号DACK（１）に略同期して送出されるので，この
送出のためにDMA転送が遅れることはない。In preparation for such expansion, the DMAC3 sends the transfer end preparation signal PR
ESTOP is sent at a specified timing. This signal PRESTOP
Does not require any special time for this transmission, and is transmitted almost in synchronization with the signal DACK (1), so that the DMA transfer is not delayed due to this transmission.
この信号PRESTOPは，インタフェイスif（１）において
は不要であるので，入出力装置４−１及び４−２には供
給されない。一方，変換アダプタ５に対しては，入出力
装置６の有無に拘わらず供給される。これにより，イン
タフェイスの相違によって拡張が制限されることがなく
なる。This signal PRESTOP is not necessary for the interface if (1) and is therefore not supplied to the input / output devices 4-1 and 4-2. On the other hand, the conversion adapter 5 is supplied regardless of the presence / absence of the input / output device 6. As a result, the expansion is not limited by the difference in the interface.
第４図はインタフェイスの変換を示す図である。即ち，
例えば，メモリ２から入出力装置６へDMA転送によりデ
ータをロードする場合における，信号PRESTOPを用いた
インタフェイスif（１）からインタフェイスif（２）へ
の変換を示している。FIG. 4 is a diagram showing interface conversion. That is,
For example, when the data is loaded from the memory 2 to the input / output device 6 by DMA transfer, the conversion from the interface if (1) to the interface if (2) using the signal PRESTOP is shown.
なお，第５図に，対比のために，信号PRESTOPが無い場
合の変換を示している。For comparison, FIG. 5 shows the conversion without the signal PRESTOP.
第４図において，入出力装置６が，変換アダプタ５に対
して，信号DREQ（２）を送出する。In FIG. 4, the input / output device 6 sends a signal DREQ (2) to the conversion adapter 5.
これを受けて，変換アダプタ５は，入出力装置６に対し
て，インタフェイスif（２）の信号DACK（２）及びTSTA
RT（２）を送出する。即ち，変換アダプタ５は，インタ
フェイスif（２）をサポートするDMACの如き働きをす
る。なお，このインタフェイスif（２）は，結果とし
て，第３図図示のものと同様となる。一方，変換アダプ
タ５は,DMAC3に対して，信号DREQ（２）から形成した信
号DREQ（１）を送出する。In response to this, the conversion adapter 5 sends the signal DACK (2) of the interface if (2) and TSTA to the input / output device 6.
Send RT (2). That is, the conversion adapter 5 functions like a DMAC that supports the interface if (2). As a result, this interface if (2) becomes similar to that shown in FIG. On the other hand, the conversion adapter 5 sends the signal DREQ (1) formed from the signal DREQ (2) to the DMAC3.
これを受けて,DMAC3は，変換アダプタ５に対して，イン
タフェイスif（１）の信号DACK（１）を送出する。な
お，このインタフェイスif（１）は，結果として，第２
図図示のものと同様となる。In response to this, the DMAC 3 sends a signal DACK (1) of the interface if (1) to the conversion adapter 5. Note that this interface if (1) results in the second
It is similar to that shown in the figure.
以上により，メモリ２から信号DACK（１）に同期したメ
モリ制御によってデータがデータバス上に送出され，変
換アダプタ５を介して，信号TSTART（２）に同期して入
出力装置６にロードされる。As described above, the data is sent from the memory 2 to the data bus by the memory control synchronized with the signal DACK (1), and is loaded into the input / output device 6 via the conversion adapter 5 in synchronization with the signal TSTART (2). .
最後のデータ転送の直前のデータ転送又は対応する信号
DACK（１）に同期して,DMAC3が，信号PRESTOPを変換ア
ダプタ５に対して送出する。Data transfer immediately before the last data transfer or the corresponding signal
The DMAC 3 sends the signal PRESTOP to the conversion adapter 5 in synchronization with DACK (1).
最後のデータ転送のサイクルにおいて，変換アダプタ５
は，信号PRESTOPを受けたので,DMAC3からの信号TSTOP
（１）を待たずに，信号TSTOP（２）を入出力装置６に
送出する。この送出は，当該信号TSTOP（２）を信号DAC
K（２）の後縁でサンプリングできるタイミングに合せ
るようにして行われる。このタイミングは，予め知るこ
とができる。この結果，信号TSTOP（２）は，対応する
信号TSTOP（１）よりもt3だけ早く送出される。In the last data transfer cycle, conversion adapter 5
Received the signal PRESTOP, the signal TSTOP from DMAC3
The signal TSTOP (2) is sent to the input / output device 6 without waiting for (1). This transmission sends the signal TSTOP (2) to the signal DAC.
It is performed so as to match the sampling timing at the trailing edge of K (2). This timing can be known in advance. As a result, the signal TSTOP (2) is sent out t 3 earlier than the corresponding signal TSTOP (1).
この後,DMAC3が信号TSTOP（１）を変換アダプタ５へ送
出する。この信号TSTOP（１）は，入出力装置６にとっ
ては不要であるが，入出力装置７のために必要となる。After that, the DMAC 3 sends the signal TSTOP (1) to the conversion adapter 5. This signal TSTOP (1) is not necessary for the input / output device 6 but is necessary for the input / output device 7.
ここで，比較のために，信号PRESTOPのない第５図につ
いて説明する。Here, FIG. 5 without the signal PRESTOP will be described for comparison.
最後のデータ転送のサイクルを見ると，信号TSTOP
（２）は，信号TSTOP（１）から形成するため，必ずこ
れより遅れ，先行することはできない。また，信号TSTO
P（２）は，信号DACK（２）の後縁でサンプリングされ
るので，この時点まで信号DACK（２）が送出されている
必要がある。信号DREQ（１）の送出期間は短縮できない
ので，信号DREQ（２）の送出期間が長くなってしまう。
即ち，インタフェイスif（２）において，第４図のt1と
比べて，第５図のt4が長くなる。これは，インタフェイ
スif（１）において，第４図のt2と比べて，第５図のt5
が長くなることと等しい。このように，第５図において
は，各データ転送毎の時間が長くなってしまう。即ち，
各データ転送毎に，信号TSTOP（２）送出のタイミング
の確保が必要なため，高速化できない。Looking at the last data transfer cycle, the signal TSTOP
Since (2) is formed from the signal TSTOP (1), it is always delayed and cannot precede. Also, the signal TSTO
Since P (2) is sampled at the trailing edge of the signal DACK (2), the signal DACK (2) needs to be sent up to this point. Since the sending period of the signal DREQ (1) cannot be shortened, the sending period of the signal DREQ (2) becomes long.
That is, in the interface if (2), t 4 in FIG. 5 becomes longer than t 1 in FIG. This is the interface an if (1), as compared to t 2 in FIG. 4, the Figure 5 t 5
Is equal to becoming longer. Thus, in FIG. 5, the time for each data transfer becomes long. That is,
Since it is necessary to secure the timing of sending the signal TSTOP (2) for each data transfer, the speed cannot be increased.
一方，第４図においては，信号PRESTOPにより，次のデ
ータ転送に同期して信号TSTOP（１）が送出されること
を，予め知ることができる。従って，信号TSTOP（２）
は，信号TSTOP（１）に先行することが可能である。そ
こで，最後の信号DACK（２）の後縁に合せるべく，信号
TSTOP（２）を信号TSTOP（１）に無関係に送出する（結
果として，t3だけ先行する）。以上によれば，信号TSTO
P（２）送出のタイミングは信号PRESTOP受信後のデータ
転送の際にのみ確保すればよい。更に，この送出は，信
号TSTOP（１）に先行できるので，信号DREQ（１）の送
出期間に重ねることができる。従って，t1及びt4を短縮
でき,DMA転送を高速化できる。On the other hand, in FIG. 4, it can be known in advance that the signal TSTOP (1) is transmitted in synchronization with the next data transfer by the signal PRESTOP. Therefore, the signal TSTOP (2)
Can precede the signal TSTOP (1). Therefore, to match the trailing edge of the last signal DACK (2), the signal
TSTOP (2) independently is sent to the signal TSTOP (1) (as a result, the preceding only t 3). According to the above, the signal TSTO
The timing of sending P (2) may be secured only when data is transferred after receiving the signal PRESTOP. Furthermore, this transmission can precede the signal TSTOP (1), so that it can be overlapped with the transmission period of the signal DREQ (1). Therefore, t 1 and t 4 can be shortened, and DMA transfer can be speeded up.
なお，この高速化は，特に，メモリ２から入出力装置６
へデータをロードする場合に有効である。It should be noted that this increase in speed is particularly due to the memory 2 to the input / output device 6.
This is effective when loading data to.
以上説明したように，本発明によれば,DMA制御処理にお
いて，最後のデータ転送の直前のデータ転送において転
送終了準備信号を送出することにより，異なるDMAイン
タフェイスを採用する入出力装置との間でも高速にDMA
転送を行うことができ，システムの拡張の際にDMAイン
タフェイスの相違による制約を考慮する必要を無くすこ
とができる。As described above, according to the present invention, in the DMA control processing, by transmitting the transfer end preparation signal in the data transfer immediately before the last data transfer, the data transfer between the input / output devices adopting different DMA interfaces is performed. But fast DMA
Transfers can be performed, and it is possible to eliminate the need to consider the restrictions due to the difference in the DMA interface when expanding the system.
第１図は本発明の原理構成図， 第２図はインタフェイスif（１）を示す図， 第３図はインタフェイスif（２）を示す図， 第４図はインタフェイスの変換を示す図， 第５図は信号PRESTOPが無い場合の変換を示す図， １はCPU,2はメモリ,3はDMAC,4（４−1,4−２）は入出力
装置,5は変換アダプタ,6及び７は入出力装置,10は拡張
前のデータ処理装置,20は拡張部分である。1 is a diagram showing the principle of the present invention, FIG. 2 is a diagram showing an interface if (1), FIG. 3 is a diagram showing the interface if (2), and FIG. 4 is a diagram showing conversion of the interface. , Fig. 5 shows conversion without signal PRESTOP, 1 is CPU, 2 is memory, 3 is DMAC, 4 (4-1, 4-2) is input / output device, 5 is conversion adapter, 6 and Reference numeral 7 is an input / output device, 10 is a data processing device before expansion, and 20 is an expansion part.
Claims (2)
前のデータ処理装置（10）と，少なくとも第２のDMAイ
ンタフェイスを採用する拡張部分（20）とからなるデー
タ処理装置であって， 前記拡張前のデータ処理装置（10）に接続され，前記第
１のDMAインタフェイスのための所定の信号を送出するD
MA制御手段（３）と， 前記拡張前のデータ処理装置（10）と前記拡張部分（2
0）との間に接続され，前記第１のDMAインタフェイスの
ための信号を前記第２のDMAインタフェイスのための信
号に変換する変換手段（５）とを備え， 前記DMA制御手段（３）は，最後のデータ転送に対応し
て転送終了信号を発する転送終了信号送出手段と，当該
転送終了信号を送出する直前の回のデータ転送に対応し
て転送終了準備信号を送出する転送終了準備信号送出手
段とをそなえると共に， 前記変換手段（５）は，当該転送終了準備信号を受けて
前記転送終了信号の受信を待つことなく所定のタイミン
グで前記第２のDMAインタフェイスにおける転送終了信
号を送出する転送終了準備信号対応手段をそなえた ことを特徴とするDMA制御処理装置。1. A data processing device comprising a pre-expansion data processing device (10) adopting a first DMA interface and an expansion part (20) adopting at least a second DMA interface, Connected to the pre-expansion data processing device (10) and transmitting a predetermined signal for the first DMA interface D
MA control means (3), data processing device (10) before expansion, and expansion part (2)
0) and a conversion means (5) for converting a signal for the first DMA interface into a signal for the second DMA interface, the DMA control means (3) ) Is a transfer end signal sending means for issuing a transfer end signal corresponding to the last data transfer, and a transfer end preparation for sending a transfer end preparation signal corresponding to the data transfer immediately before the transfer end signal is sent. The converting means (5) is provided with a signal sending means, and the converting means (5) receives the transfer end preparation signal and transmits the transfer end signal in the second DMA interface at a predetermined timing without waiting for the reception of the transfer end signal. A DMA control processing device having means for responding to a transfer end preparation signal to be transmitted.
ンタフェイスを採用する第１の入出力装置（７）と，前
記第２のDMAインタフェイスを採用する第２の入出力装
置（６）とを備え， 前記変換手段（５）は，前記いずれのDMAインタフェイ
スに対応する入出力装置が関与する転送かを判定する手
段と，前記第１のDMAインタフェイスに対応する第１の
入出力装置（７）に対して前記DMA制御手段（３）の送
出する前記第１のDMAインタフェイスのための所定の信
号をそのまま供給する信号転送手段と，前記第２のDMA
インタフェイスに対応する第２の入出力装置（６）に対
して当該変換手段（５）の変換した前記第２のDMAイン
タフェイスのための信号を供給する信号変換手段とを有
する ことを特徴とする請求項（１）記載のDMA制御処理装
置。2. The first input / output device (7), wherein the extension part (20) adopts the first DMA interface, and the second input / output device adopts the second DMA interface. (6), wherein the conversion means (5) determines a transfer involving an input / output device corresponding to any one of the DMA interfaces, and a first conversion unit corresponding to the first DMA interface. Signal transfer means for directly supplying a predetermined signal for the first DMA interface sent from the DMA control means (3) to the input / output device (7), and the second DMA
Signal conversion means for supplying a signal for the second DMA interface converted by the conversion means (5) to a second input / output device (6) corresponding to the interface. The DMA control processing device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31317490A JPH0785232B2 (en) | 1990-11-19 | 1990-11-19 | DMA control processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31317490A JPH0785232B2 (en) | 1990-11-19 | 1990-11-19 | DMA control processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04182852A JPH04182852A (en) | 1992-06-30 |
| JPH0785232B2 true JPH0785232B2 (en) | 1995-09-13 |
Family
ID=18038000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31317490A Expired - Lifetime JPH0785232B2 (en) | 1990-11-19 | 1990-11-19 | DMA control processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785232B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4615233B2 (en) * | 2004-03-29 | 2011-01-19 | 富士通セミコンダクター株式会社 | Microcomputer with built-in DMA |
-
1990
- 1990-11-19 JP JP31317490A patent/JPH0785232B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04182852A (en) | 1992-06-30 |
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