JPH0786934B2 - Image processing device - Google Patents
Image processing deviceInfo
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- JPH0786934B2 JPH0786934B2 JP62139583A JP13958387A JPH0786934B2 JP H0786934 B2 JPH0786934 B2 JP H0786934B2 JP 62139583 A JP62139583 A JP 62139583A JP 13958387 A JP13958387 A JP 13958387A JP H0786934 B2 JPH0786934 B2 JP H0786934B2
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- memory
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、リアルタイム積算機能を持つ画像処理表示装
置に関するものである。The present invention relates to an image processing display device having a real-time integration function.
従来のこの種の装置は、第２図に示す様な構造であっ
た。これは、リアルタイム積算機能をもつ画像処理装置
のブロック図である。第２図において、フレームメモリ
１は予定枚数の画像積算結果を格納するに十分な容量を
もつメモリである。２は２入力１出力のデジタル加算器
で、画像積算を実行し、書込み部４に結果を出力する。
３はフレームメモリ１の読み出し部であり、画像積算の
際に読み出し部３と書込み部４が作業するフレームメモ
リ領域は、画像信号源８から供給される入力画像のアド
レス情報とつねに対応が取られる様に、制御部７が制御
する。その結果、加算器２には、読み出し部３と画像信
号源８との対応のとれたアドレス情報が２つの入力端子
からそれぞれ入力される。インターフェース部５は、フ
レームメモリ上のデジタル画像を、画像表示装置６に表
示するために読み出す部分である。このような構成にお
いて、画像信号源８からの新たな画像入力の際に、フレ
ームメモリ１の画像値を読み出し、デジタル加算器２が
入力画像値とメモリ画像値とを加算してフレームメモリ
１に再格納する事により、リアルタイム積算を実現して
いた。フレームメモリ１内の画像は画像表示装置６に表
示される。A conventional device of this type has a structure as shown in FIG. This is a block diagram of an image processing apparatus having a real-time integration function. In FIG. 2, the frame memory 1 is a memory having a sufficient capacity to store the result of image integration for a predetermined number of images. Reference numeral 2 denotes a 2-input / 1-output digital adder, which executes image integration and outputs the result to the writing unit 4.
Reference numeral 3 denotes a reading unit of the frame memory 1, and the frame memory area where the reading unit 3 and the writing unit 4 work at the time of image integration always corresponds to the address information of the input image supplied from the image signal source 8. Similarly, the control unit 7 controls. As a result, the address information corresponding to the reading unit 3 and the image signal source 8 is input to the adder 2 from the two input terminals, respectively. The interface unit 5 is a unit for reading out the digital image on the frame memory in order to display it on the image display device 6. In such a configuration, when a new image is input from the image signal source 8, the image value of the frame memory 1 is read out, the digital adder 2 adds the input image value and the memory image value, and the result is stored in the frame memory 1. Real-time integration was realized by re-storing. The image in the frame memory 1 is displayed on the image display device 6.
上記のごとき従来の技術においては、既定枚数の画像積
算を実行した後、さらに積算を継続させようとした後、
フレームメモリがオーバーフローするような場合には新
たな画像入力を一時停止させ、フレームメモリを一度消
去するか、またはフレームメモリ内の画像値を加工処理
しなければならず、画像表示が不自然になることが起こ
り得るばかりでなく、積算画像表示のリアルタイム性が
損われるという問題点があった。In the prior art as described above, after performing the predetermined number of image integration, after trying to continue the integration,
When the frame memory overflows, a new image input must be temporarily stopped and the frame memory must be erased once or the image values in the frame memory must be processed, resulting in unnatural image display. Not only that, but the real-time property of the integrated image display is impaired.
そこで本発明は、既定枚数の画像積算を実行した後さら
に継続して、画像枚数に上限なく新たな画像の積算入力
を可能として、リアルタイム性を確保し画像表示も自然
に行えることを目的とする。Therefore, an object of the present invention is to make it possible to continuously input a new image with no limit on the number of images after the predetermined number of images has been integrated, to ensure real-time processing and to perform image display naturally. .
上記問題点の解決のために本発明では、予定枚数の画像
積算は従来通りの手法で行い、それ以上の枚数のさらな
る画像積算については、それまでの積算枚数をＮとする
と、フレームメモリの画像値を（Ｎ−１）/N倍したもの
と新たな画像値を加算し、フレームメモリに再格納する
事とした。In order to solve the above-mentioned problems, in the present invention, the image accumulation of the planned number of images is performed by a conventional method, and regarding the further image accumulation of more than that number, if the accumulated number of images up to that point is N, the image of the frame memory is A value obtained by multiplying the value by (N-1) / N and a new image value are added and stored again in the frame memory.
上記のごとき構成をとる事により、所定Ｎ枚の画像積算
後に新たに画像積算入力する際には、フレームメモリか
ら読み出した画像値に（Ｎ−１）/Nの係数を乗じ、それ
と新たな画像値（入力画像値）を加算し、その結果をフ
レームメモリに再格納することになるので、新たな画像
を何枚入力しても、フレームメモリがオーバーフローす
る事はない。With the above-mentioned configuration, when a new N image is input after the predetermined N images have been integrated, the image value read from the frame memory is multiplied by a coefficient of (N-1) / N to obtain a new image. Since the values (input image values) are added and the result is stored again in the frame memory, the frame memory will not overflow no matter how many new images are input.
第１図は本発明の第一の実施例であって、フレームメモ
リ１は所定枚数（Ｎ）の画像積算結果を格納するに十分
な容量をもつメモリである。２は入力１出力のデジタル
加算器で、画像積算を実行し、書込み部４に結果を出力
する。３はフレームメモリ１の読み出し部であり、画像
積算の際に読み出し部３と書込み部４が作業するフレー
ムメモリ領域は、画像信号源８から供給される入力画像
のアドレス情報とつねに対応が取られる様に、制御部７
は画像信号源８から一画面毎に送出される画像信号送出
開始信号に基づいて読み出し部３と書込み部４とを制御
する。インターフェース部５は、フレームメモリ上のデ
ジタル画像を、画像表示装置６に表示するために読み出
す部分である。９は２入力１出力のデジタル掛算器で、
読み出し部３から供給される画像値に制御部７からの係
数、（Ｎ−１）/N（N:正の整数）を乗じ、データセレク
タ10の一入力に出力する。データセレクタ10は３入力
（Ａ、Ｂ、Ｃ）を具備し、Ｃ＝０の時はＡを、Ｃ＝１の
時はＢをデジタル加算器２の一入力に出力するものであ
り、制御端子Ｃは制御部７によって制御される。FIG. 1 shows a first embodiment of the present invention, in which the frame memory 1 is a memory having a sufficient capacity to store a predetermined number (N) of image integration results. Reference numeral 2 denotes a digital adder having one input and one output, which executes image integration and outputs the result to the writing unit 4. Reference numeral 3 denotes a reading unit of the frame memory 1, and the frame memory area where the reading unit 3 and the writing unit 4 work at the time of image integration always corresponds to the address information of the input image supplied from the image signal source 8. Like, control unit 7
Controls the reading section 3 and the writing section 4 based on the image signal transmission start signal transmitted from the image signal source 8 for each screen. The interface unit 5 is a unit for reading out the digital image on the frame memory in order to display it on the image display device 6. 9 is a digital multiplier with 2 inputs and 1 output,
The image value supplied from the reading unit 3 is multiplied by the coefficient (N-1) / N (N: positive integer) from the control unit 7 and output to one input of the data selector 10. The data selector 10 has three inputs (A, B, C) and outputs A to C 1 when C = 0 and B when C = 1 to one input of the digital adder 2. C is controlled by the control unit 7.
なお、フレームメモリ１の十分な容量とは、例えば画像
信号源８からの入力画像値が０〜255であり、フレーム
メモリの積算可能枚数が64である場合に、フレームメモ
リ１の各メモリ領域に０〜16383のメモリ画像値が記憶
可能であることをいう。It should be noted that the sufficient capacity of the frame memory 1 means, for example, when the input image value from the image signal source 8 is 0 to 255 and the accumulable number of the frame memory is 64, each memory area of the frame memory 1 is Means that memory image values from 0 to 16383 can be stored.
上述のごとく構成された画像処理装置の動作について、
以下説明する。Regarding the operation of the image processing apparatus configured as described above,
This will be described below.
まず、初期状態として、画像信号源８からの画像入力は
なく、フレームメモリ１は空であるとする。画像信号源
８から画像信号送出開始信号が制御部７に転送される
と、制御部７は、データセレクタ10の入力Ｃにデータ０
を送出し、加算器２にフレームメモリ１から読み出し部
３を経由したメモリ画像値が、そのまま入力されるよう
に制御する。１画面分に相当する画像信号源８からの１
枚目の画像値は、フレームメモリ１のメモリ画像値が０
であるので、デジタル加算器２を通っても変化はなく、
書込み部４を通ってそのままフレームメモリ１に記憶さ
れる。First, in the initial state, there is no image input from the image signal source 8 and the frame memory 1 is empty. When the image signal transmission start signal is transferred from the image signal source 8 to the control unit 7, the control unit 7 inputs the data 0 to the input C of the data selector 10.
And the memory image value from the frame memory 1 via the reading unit 3 is input to the adder 2 as it is. 1 from the image signal source 8 corresponding to one screen
The memory image value of the frame memory 1 is 0 for the first image value.
Therefore, there is no change even after passing through the digital adder 2,
It is stored in the frame memory 1 as it is through the writing unit 4.
以後、画像信号源８から送出される入力画像値と、一画
面内でこの画像値と一致するアドレスのメモリ画像値と
がデジタル加算器２で加算され、フレームメモリ１に記
憶される。以下フレームメモリ１上での積算枚数が、所
定枚数Ｎに到達するまでリアルタイム積算が繰り返され
る。すなわち、画像信号源８から転送される画像値は、
そのアドレス情報に対応するフレームメモリ１上のメモ
リ領域の画像値と、加算器２により加算され、その結果
が書込み部４を経由して同領域に再格納されていく。After that, the input image value sent from the image signal source 8 and the memory image value of the address which matches this image value in one screen are added by the digital adder 2 and stored in the frame memory 1. Thereafter, the real-time integration is repeated until the integrated number on the frame memory 1 reaches the predetermined number N. That is, the image value transferred from the image signal source 8 is
The image value of the memory area on the frame memory 1 corresponding to the address information is added by the adder 2, and the result is stored again in the same area via the writing unit 4.
次に制御部７が、一画面毎に画像信号源８から送出され
る画像信号開始信号の計数により、画像積算枚数が予定
のＮ枚に到達した事を認識すると、制御部７はただちに
データセレクタ10の入力Ｃにデータ１を送出し、掛算器
９の出力をデジタル加算器２の一入力に転送するよう制
御する。Next, when the control unit 7 recognizes that the cumulative number of images has reached the planned N number by counting the image signal start signals sent from the image signal source 8 for each screen, the control unit 7 immediately starts the data selector. The data 1 is sent to the input C of 10 and the output of the multiplier 9 is controlled to be transferred to one input of the digital adder 2.
すると、（Ｎ＋１）枚目からの画像積算の際には、フレ
ームメモリから読み出した画像値に（Ｎ−１）/Nの係数
を乗じ、それと新たな画像値（入力画像値）を加算し、
その結果をフレームメモリに再格納することになる。従
って、フレームメモリ１に必要なメモリ容量はつねにＮ
枚分であり、フレームメモリのオーバーフローを防ぐこ
とができる。Then, at the time of image integration from the (N + 1) th image, the image value read from the frame memory is multiplied by a coefficient of (N-1) / N, and a new image value (input image value) is added,
The result will be stored again in the frame memory. Therefore, the memory capacity required for the frame memory 1 is always N
Since it is for one sheet, overflow of the frame memory can be prevented.
具体的に述べると、いま、フレームメモリ１の各アドレ
スのメモリ領域が画像値０〜16383までを記憶可能だと
し、かつ、１つのアドレスに対応した画像信号源８から
の入力画像値が０〜255の範囲内に押えられていると
し、ある１つの入力画像値が100である場合を考える
（対象画像は静止画）。なお、この場合、上述のＮは 以下の任意の整数に設定できる。そこで、以下、Ｎ＝64
に設定したものとして説明する。さて、初めはフレーム
メモリ１の全てのアドレスのメモリ領域は画像値０であ
るから、フレームメモリ１の上述の１つのアドレスに対
応した記憶領域には、画像値100が記憶される。画像信
号源８が１画面全てのアドレスに対応した入力画像値が
フレームメモリ１の対応するメモリ領域に記憶される
と、画像信号源８からの２回目の入力画像値が、フレー
ムメモリ１に記憶されている対応するアドレスの画像値
と加算器２で加算されて書換えられる。上述の１つのア
ドレスを考えると、新たな入力画像値100P1は（P1はS/N
による画像値の変動に依存した定数である）がフレーム
メモリ１の画像値100と加算され、上述の１つのアドレ
スのメモリ領域には画像値100＋100P1が記憶される。以
下同様にＮ＝64まで加算されるから100（１＋P1＋……
＋P63）が画像値としてフレームメモリ１に記憶され
る。そして、（Ｎ−１）/N＝63/64であるから、65回目
は、 100（１＋P1＋…＋P63）×63/64＋100P64 となる。More specifically, it is assumed that the memory area at each address of the frame memory 1 can store image values 0 to 16383, and that the input image value from the image signal source 8 corresponding to one address is 0 to 0. It is assumed that the input image value is 100 within a range of 255 (the target image is a still image). In this case, the above N is It can be set to any of the following integers. Therefore, in the following, N = 64
It will be described as being set to. Since the memory areas at all addresses of the frame memory 1 initially have the image value 0, the image value 100 is stored in the storage area of the frame memory 1 corresponding to the above-mentioned one address. When the image signal source 8 stores the input image values corresponding to all the addresses of one screen in the corresponding memory area of the frame memory 1, the second input image value from the image signal source 8 is stored in the frame memory 1. The image value at the corresponding address is added by the adder 2 and rewritten. Considering the above-mentioned one address, the new input image value 100P 1 is (P 1 is S / N
The image value 100 of the frame memory 1 is added to the image value 100, which is a constant depending on the variation of the image value due to, and the image value 100 + 100P 1 is stored in the memory area of one address described above. Similarly, up to N = 64 is added, so 100 (1 + P 1 + ...
+ P 63 ) is stored in the frame memory 1 as an image value. Then, since the (N-1) is / N = 63/64, 65 th becomes 100 (1 + P 1 + ... + P 63) × 63/64 + 100P 64.
なお、画像積算枚数が予定のＮ枚に達するまでは、フレ
ームメモリ１で書き換え途中の画像値に基づいて画像表
示装置６による表示が行なわれると、書き換えが済んだ
画像値とこれから書き換えられる画像値との境を境界と
して、表示画像の明るさが変わってしまう。従って、ｎ
枚目とｎ＋１枚目との書き変え途中であっても表示画像
が自然に見えるようにするため、インターフェイス部５
をRAMで構成されたLUT（ルックアップテーブル）を２つ
用意し、一方をｎ枚目、他方をｎ＋１枚目に対応させ、
制御部７からの制御信号によって順次切変えて画像表示
装置６が自然の表示を行なうようになしている。Until the cumulative number of images reaches the planned number of N, when the image display device 6 performs display based on the image value being rewritten in the frame memory 1, the rewritten image value and the image value to be rewritten from now on. The brightness of the displayed image is changed with the boundary between and as a boundary. Therefore, n
In order to make the displayed image look natural even during the rewriting of the 1st sheet and the (n + 1) th sheet, the interface unit 5
Prepare two LUTs (look-up tables) composed of RAM, one corresponding to the n-th sheet and the other to the n + 1-th sheet,
The image display device 6 is configured to perform a natural display by sequentially switching according to a control signal from the control unit 7.
以上のように本発明によれば、入力する画像枚数に上限
なくリアルタイム積算を実行できるのであるから、画像
のリアルタイム積算表示時間に制限が全く無くなるとい
う効果がある。また、リアルタイム積算表示中に表示画
像が不自然になることも無くなる。もちろん、新たな画
像入力を一時停止させるような必要は全くなく、リアル
タイム性は完全に確保される。As described above, according to the present invention, since real-time integration can be executed without an upper limit on the number of input images, there is an effect that there is no restriction on the real-time integration display time of images. Further, the display image does not become unnatural during the real-time integration display. Of course, there is no need to temporarily stop the input of a new image, and the real-time property is completely ensured.
さらに本発明は、S/N比の劣悪な画像をリアルタイム積
算表示、観察する手段として適用すると、大きな効果を
期待できる。Further, when the present invention is applied as a means for displaying and observing an image having a poor S / N ratio in real time, a great effect can be expected.
第１図は本発明による装置の実施例の構成図であり、第
２図は従来技術の構成図である。 〔主要部分の符号の説明〕 1:フレームメモリ、2:デジタル加算器 3:読み出し部、4:書込み部 7:制御部、8:画像信号源 9:デジタル掛算器、10:データセレクタFIG. 1 is a block diagram of an embodiment of the device according to the present invention, and FIG. 2 is a block diagram of the prior art. [Description of symbols of main parts] 1: Frame memory, 2: Digital adder 3: Read-out unit, 4: Write unit 7: Control unit, 8: Image signal source 9: Digital multiplier, 10: Data selector
Claims (1)
像のＮ枚分（N:正の整数）を積算記憶可能なフレームメ
モリと、 画像信号源から得られる入力画像値と前記フレームメモ
リから得られるメモリ画像値とを加算する加算手段と、 前記入力画像値のアドレスに対応した前記フレームメモ
リのメモリ領域から前記メモリ画像値を読み出すととも
に、該メモリ画像値が読み出されたメモリ領域を前記加
算手段の加算結果で書き換える制御手段と、 前記フレームメモリから読み出されるメモリ画像値に
（Ｎ−１）/Nを掛算する掛算手段と、 前記フレームメモリによる前記デジタル画像の積算枚数
がＮ枚未満のときは前記フレームメモリから読み出され
るメモリ画像値を前記加算手段に入力し、前記フレーム
メモリによる前記デジタル画像の積算枚数がＮ枚以上の
ときは前記フレームメモリから読み出されるメモリ画像
値を前記掛算手段を介して前記加算手段に入力する選択
手段と、 前記フレームメモリ内の画像をリアルタイムに表示する
画像表示手段と、 前記フレームメモリにＮ枚のデジタル画像が積算記憶さ
れるまで、前記フレームメモリの画像値を前記画像表示
手段に入力するときに、（ｎ−１）枚目の画像値とｎ枚
目（n:N以下の正の整数）の画像値とで画像表示の明る
さを切り換える切換手段と、 を有することを特徴とする画像処理装置。1. A frame memory capable of accumulating and storing N digital images (N: positive integer) formed from a plurality of image values, an input image value obtained from an image signal source, and the frame memory. Adding means for adding the obtained memory image value, reading the memory image value from the memory area of the frame memory corresponding to the address of the input image value, and the memory area from which the memory image value has been read out Control means for rewriting with the addition result of the addition means, multiplication means for multiplying the memory image value read from the frame memory by (N-1) / N, and the cumulative number of digital images by the frame memory is less than N In this case, the memory image value read from the frame memory is input to the adding means, and the digital image is integrated by the frame memory. When the number is N or more, selecting means for inputting a memory image value read from the frame memory to the adding means via the multiplying means, and image display means for displaying the image in the frame memory in real time, When the image values of the frame memory are input to the image display means until N digital images are accumulated and stored in the frame memory, the (n-1) th image value and the nth image value (n: An image processing apparatus comprising: a switching unit that switches the brightness of image display depending on the image value of (a positive integer equal to or less than N).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139583A JPH0786934B2 (en) | 1987-06-03 | 1987-06-03 | Image processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139583A JPH0786934B2 (en) | 1987-06-03 | 1987-06-03 | Image processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63303476A JPS63303476A (en) | 1988-12-12 |
| JPH0786934B2 true JPH0786934B2 (en) | 1995-09-20 |
Family
ID=15248643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62139583A Expired - Fee Related JPH0786934B2 (en) | 1987-06-03 | 1987-06-03 | Image processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786934B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5896364A (en) * | 1981-12-01 | 1983-06-08 | Hitachi Medical Corp | Picture processor |
| JPS6252683A (en) * | 1985-08-30 | 1987-03-07 | Mitsubishi Electric Corp | Monitor device |
| JPH0814849B2 (en) * | 1985-11-12 | 1996-02-14 | ソニー株式会社 | Motion detection device |
-
1987
- 1987-06-03 JP JP62139583A patent/JPH0786934B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63303476A (en) | 1988-12-12 |
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